JPH0227826A

JPH0227826A - フレーム構成分解用集積回路

Info

Publication number: JPH0227826A
Application number: JP63178603A
Authority: JP
Inventors: Tsutomu Tanaka; 勉田中; Hiroshi Yokota; 博史横田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-07-18
Filing date: 1988-07-18
Publication date: 1990-01-30
Anticipated expiration: 2010-04-26
Also published as: JPH0738624B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は入力信号をスタッフ同期して伝送りロックに同
期化し、これらの信号を複数チャンネル多重して伝送す
る多重伝送回路、特にそのフレーム構成分解用集積回路
に関するものである。

従来の技術スタッフ同期多重に関する従来の装置には、例えば、第
４図に示したＰＣＭ−４００Ｍ多重変換装置（研究実用
化報告第２５巻第１号ｐ１２１）の様なものがあった。

９７．７２８Ｍｂｌ）ｓの入力ＰＣＭ信号４０１はバイ
ポーラ−／ユニポーラー変換器４０２でユニポーラ−信
号にされ、送信メモリ回路４０３で伝送信号３９７．２
Ｍｂｐｓの１／４のりＣ１，り９９．３ＭＨｚにスタッ
フ同期され、第５図に示したフレームが作られる。

第５図ａ）は４チャンネル多重した時のフレームであり
、第５図ｂ）は多重化速度信号のフレーム構成である。

多重化フレームでは６４ビットでサブフレームを構成し
、６サブフレームで１フレームを構成している。第１、
第４サブフレームの先頭ビットがフレームパターンで　
　ｌ　ＩＩ、”０”の交番パターンである。４チャンネ
ル多重した時に”１１００”、”００１１”の交番パタ
ーンとなる。第２．第３．第５サブフレームの先頭ビッ
トがスタッフ表示ビットである。第６サブフレームの第
２ビットがスタッフビットである。

多重化速度データは直列変換後ＰＮ系列となるような並
列スクランブラ４０４を通った後、多重回路４０５でビ
ット単位に多重される。多重伝送するためのクロックは
入力信号とは独立な発信回路４０７の出力である。多重
された信号は４０６でバイポーラ−信号に変換されて伝
送される。

受信側では４０８でユニポーラ−信号に変換されてフレ
ームパターン検出・同期保護回路４０９でフレーム同期
保護が行われ、４１Ｏで４チヤンネルの信号に分離され
る。この時出力される信号はどの出力端子にどのチャン
ネルの信号が出力されるか特定できないので、位相違い
を含めた全てのフレームパターンで同期させ、フレーム
パターンの位相ずれを検出して分離出力のチャンネル入
れ替えを行う。並列デスクランブラ４１１でスクランブ
ラを解いた後、メモリ回路４１２でフレームを分解する
。デスタッフ動作により元の周波数９７．７２８ＭＨｚ
を抽出し、位相同期回路４１３で出力信号のクロックを
平滑化する。変換器４１４でバイポーラ−信号に変換さ
れて出力される。

発明が解決しようとする課題以上に説明したように従来の装置は、ビット単位の多重
変換部、フレーム周期のカウンタ、情報領域表示回路、
スタッフ制御回路、等を同一の論理素子（ＥＣＬ）を用
いて構成していた。そのため、非常に高価なＥＣＬ高速
論理素子を使用する回路の規模が大きくなり、全体とし
て高価となる欠点があった。しかもＥＣＬは消費電力が
大きいという欠点があった。さらに、従来の装置の主要
な部分を集積回路化する場合、高速ＥＣＬプロセス（第
１の実施例では４００Ｍｂｐｓ）を使用するため非常に
高価であり、しかも−度集積回路にするとフレーム構成
が固定されるためフレーム構成を変更しようとしてもで
きない、等の欠点があった。

課題を解決するための手段本発明は、上記問題点を解決するため、最終段でビット
単位で多重・分離する高速部と、各チャンネル毎にスタ
ッフ制御、スクランブラ、フレーム同期・保護、等を行
う中速集積回路部と、ワードのカウンタ及びワードの種
類を表示する低速ワード制御部とに機能分割する。

作用本発明は、多重後の高速処理部を外部回路とすることに
より集積回路に要求されるクロック周波数を低く抑え、
しかもワードカウンタとワード種類表示回路を外部回路
とすることにより集積回路の回路規模を小さくすると共
に、フレーム構成を変更しても柔軟に対応できる。各チ
ャンネルのフレーム構成・分解動作を並列して処理する
構成により集積回路の回路規模を小さくシ、安価な集積
回路としている。

実施例本発明の一実施例について、第１図〜第３図を用いて説
明する。第１図ａ）、ｂ）はそれぞれ、送信側及び受信
側モードでの集積回路のブロック図と周辺回路のブロッ
ク図である。第２図ａ）はこの集積回路を４個用いて４
チャンネル多重回路を構成した場合のブロック図を示す
。第２図ｂ）はこの集積回路を８個用いて８チャンネル
多重回路を構成した場合のブロック図を示す。第３図は
ワード種類表示パルスと第２情報領域との関係を示す。

この集積回路はフレーム構成分解用集積回路であり、例
えば、４チヤンネルの情報を多重する場合、第２図ａ）
に示したように送信側に４個（２０１〜２０４）、受信
側に４個（２０７〜２１０）使用する。２０５はビット
単位の高速多重化回路、２０６はビット単位の高速分解
回路である。１０２．１２３は第１図で示したワード表
示回路と同じである。

第２図ｂ）は送信側に８個（２１１〜２１８）、受信側
に８個（２１９〜２２６）の集積回路を用いて構成した
８チャンネル多重化回路である。送信（Ｉｌｌでは２１
１がマスクモードであり、他のｔＣは従属同期をしてい
る。２２７は多重回路である。

受信側では２１９と２２３がマスクモードである。

２１９が０．　２．　４．　　θの偶数の位相を、２２
３が１．　３．　５．　７の奇数の位相を入力して、フ
レーム同期を確立する。２２９は論理和であり、２１９
または２２３のＩＣから位相シフトパルスが発生される
と、直列／並列変換回路２２８の位相が１ビットシフト
する。ワード表示回路はマスタモードＩＣ１個に対し一
つ用いられる。

そのうち２０１．２０７はマスタモードで動作し、送信
側受信側で、それぞれ、４個の集積回路間でのワード同
期を取る。即ち、マスク集積回路の８カウンタ１０１の
リセットパルス１２４をスレーブ集積回路の８カウンタ
に端子１２５から入力し、ワード同期を取る。また、ワ
ード制御回路１０２の７一ド種類表示パルスは第２図ａ
）に示した様に４個の集積回路共通に入力する。この様
にして、４個の集積回路間でフレーム同期が取られる。

受信側ではマスタモードとなった集積回路が送信されて
きたデータと自走カウンタとのフレーム同期確立を行い
、他の集積回路はマスク集積回路に従属同期する。

次に、集積回路の内部の動作について説明する。

８ビットカウンタ１０１と、外部のワード数カウンタと
ワード種別表示回路１０２とで表示されるワード表示パ
ルスに従って第１の情報領域と第２の情報領域とに区別
する。

第３図ａ）に従うてワード制御パルスと情報領域との関
係を説明する。ＦＷはフレームワードの設定入力で、第
１デイジツトが第１の情報領域となり、”１”０”の交
番パターンを第１の情報入力端子１２８から入力する。

ｃｔｗ、ｓｗの何れかが”Ｈ”となると、設定ワードの
第１デイジツトが第１の情報領域となる。また、ＳＷの
第２デイジツトはスタッフ制御回路１１０によって、ス
タッフがをるときは第１の情報領域に、スタッフがない
ときには第２の情報領域にされる。

ＳＤＷが”Ｈ”となると、スタッフがをるときには”１
”が、また無いときにはＯ”がＩＣによって挿入される
。ｅ２Ｗが”Ｈ１１になると、設定ワードの第２デイジ
ツトが第１の情報領域となる。

ＨＩＷが”Ｈ”となると、このワード全てが第３の情報
領域となり、出力は高抵抗となる。

第３図ａ）の様にワード表示パルスを入力すると、３０
１が第２の情報領域となる。情報領域表示回路１０２は
この情報領域を表示する。

この第２の情報領域に第２の情報を詰めていく。

第２の情報はＮビット並列入力で、直列信号になおした
ときのクロック１１３を入力すると、１１１でＮ分周さ
れた並列データ用のクロックが出力される。クロック１
１３の１フレ一ム期間のクロック数をカウントすること
により、スタッフの有無を判定するスタッフ制御を１１
０で行っている。

表示回路１０２には第２の情報領域のみ動作するＮカウ
ンタがあり、そのＮ分周クロックでＦＩＦＯメモリ１１
２に入力された並列情報を読み出し、端子１２７から入
力する。直列／並列変換回路ｌＯ４は第２の情報領域の
み動作し、並列入力を第２の情報領域に順番に詰めてい
く。

第１の情報領域には直列／並列変換回路１０３によって
第１の情報が詰められてい（。

第１の情報と第２の情報とは混合回路１０５で多重され
る。スクランブラ１０９はＦＷが入力されたワードの第
１デイジツトで外部の設定端子１１４の初期値をロード
する。初期値は、集積回路出力をビット単位で多重した
時ＰＮバター／となるように各集積回路の位相を設定す
る。出力は直列／並列変換回路１１５で並列データに変
換された並列出力、および、変換前の直列出力が１１６
から出力される。

送信［１でのフレームパターンは４チャンネル多重され
たときに”１１００”００１１”の交番パターンとなる
様に、２０１，２０２では”１””Ｏ”の交番パターン
とし、２０３，２０４では”０”　　　１”の交番パタ
ーンとする。

次に、受信動作について第１図ｂ）と共に説明する。

受信側の高速部で直列／並列変換されたデータ１１７〜
１２０を入力し、フレームパターンを１０８で検出して
、自走カウンタのフレーム位置（ワード制御回路１０２
のＦＷ表示パルスと集積回路のカウンタ１０１の第１デ
イジツトとの重なる位置）と一致するかを調べ、一致し
た場合１０７で同期保護を取る。

一方、１１７〜１２０に入力されるデータの位相が違っ
ている場合、１０８から位相シフトパルスが発生される
。このパルスによって、高速部では直列／並列変換回路
の出力位相を１ビットシフトさせる。受信回路は送信回
路の逆の操作を行っており、１０９でデスクランブラし
たのち、第１の情報は端子１２６から、また第２の情報
は端子１２７から並列データとして出力される。第２の
情報はメモリ１２１に記録され、ＰＬＬ回路によってク
ロックの平滑化が行われる。ワード表示パルス発生回路
１２３は送信側と同様な動作をするが、送信されてきた
データとフレーム同期を取るため、ＩＣからのリセット
パルス１２８によってリセットされる。

第３図ｂ）に３ｆｓｃ・８ビットＰＣＭ映像信号（ｆ＊
ｃはカラーサブキャリア、ビット数はフレーム同期のた
め１ビットを追加して９ビットとする。

従って、情報速度は９８．８４７７２７２７・・・Ｍｂ
ｌ）ｓとなる。）を多重化速度９９．３Ｍｂｐｓに変換
するときのフレーム構成を示す。　（４チャンネル多重
した時３９７．２Ｍｂりｓ）８ワードでサブフレームを
構成し、６サブフレームでフレームを構成している。従
って、■フレームでの第２の情報領域は（３８４デイジット／９９．３）Ｘ９Ｂ、６４７７２７
２・・・：３７３．７４３４７・・・デイジットとなる
。

（第１の情報領域１０ビット；スタッフが、２５・・・
ビットである。）第３図ａ）の第３の情報領域はハイインピーダンスにな
っており、フレームを構成するときに他の回路（説明さ
れていない）のデータ出力を多重するのに使用する。

発明の効果以上のように、本発明によれば、集積回路は多重後の伝
送速度で動作する必゛要がなく、比較的低速用のプロセ
スを使用できる。また、各チャンネルに１個の集積回路
を配置することにより、集積回路の回路規模を小さくす
ることが出来、集積回路をより安価に構成できる。さら
に、ワードカウンタを外部回路とし、この回路をＰＬＡ
（プログラマブル・ロジック・アレー）とすることによ
り、することにより、種々のフレーム構成を作ることが
出来る。また、本ＩＣは２．　４．　８．　１８チヤン
ネルの多重回路として使用でき、集積回路の回路規模が
小さく、汎用性が高い。以、ヒのような優れた効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は本発明に
よる集積回路の使用例に対するブロック図、第３図は本
発明の一実施例のフレーム構成図、第４図は従来例によ
る多重化回路のブロック図、第５図は従来例の多重化装
置のフレーム構成図である。１０１・・・８ビットで１ワードを構成するためのカウ
ンタ、１１４・・・外部のワード数カウンタとワード種
別表示回路とで表示されるワード表示パルス、１０２・
・・第１の情報領域と第２の情報領域とを区別する情報
領域表示回路、１０３・・・第１の情報の並列入力を直
列信号にあるいは直列信号を並列出力に変換する直列／
並列変換回路、１０４・・・第２の情報の並列入力を直
列信号にあるいは直列信号を並列出力に変換するために
前記第２の情報領域のみ動作する第２の直列／並列変換
回路、１０５・・・第１の情報と第２の情報上の混合回
路、１０６・・・フレーム検出回路、１０７・・・フレ
ーム同機保護回路、１０８・・・位相シフトパルスを発
生する回路、１０９・・・スクランブラ、ｌｌＯ・・・
スタッフ制御回路、１１４・・・スクランブラ初期設定
回路、１１５・・・直列／並列変換する回路、１１６・
・・出力回路。

Claims

【特許請求の範囲】

（１）８ビットで１ワードを構成するためのカウンタと
、外部のワード数カウンタとワード種別表示回路とで表
示されるワード表示パルスの入力端子と、前記ワード表
示パルスに従って第１の情報領域と第２の情報領域とに
区別する情報領域表示回路と、前記第１の情報の並列入
力を直列信号にあるいは直列信号を並列出力に変換する
直列／並列変換回路と、前記第２の情報の並列入力を直
列信号にあるいは直列信号を並列出力に変換するために
前記第２の情報領域のみ動作する第２の直列／並列変換
回路と、前記第１の並列／直列変換回路からの出力と前
記第２の直列／並列変換回路からの出力とを多重する混
合回路と、受信時にフレーム同期を取る回路とを備えた
ことを特徴とするフレーム構成分解用集積回路。
（２）直列／並列変換されたデータの入力端子と、前記
並列データからフレームパターンを検出しフレーム同期
保護をとる回路と、フレーム同期をとる回路と、前記直
列／並列変換したデータの出力位相が違っている場合に
検出される位相違いのフレームパターンとフレーム周期
との一致を所定回数検出したとき位相シフトパルスを発
生する回路と、入力または出力するデータをスクランブ
ルするためのスクランブラとを備え、前記スクランブラ
がフレーム周期の２倍の周期で外部で設定した初期位相
をロードすることを特徴とするフレーム構成分解用集積
回路。
（３）請求項１の第１の情報と第２の情報とが同期して
いない信号である場合前記第１の情報領域と第２の情報
領域とを１フレーム中に存在する情報量によって変化さ
せるスタッフ制御回路を備えることを特徴とするフレー
ム構成分解用集積回路。
（４）Ｗ１求項１の第１の情報と第２の情報とを混合し
た出力を直列／並列変換する回路と、外部からのワード
表示パルスによって表示される第３の情報領域では前記
並列出力が高インピーダンスと成る出力回路とを備えた
ことを特徴とするフレーム構成分解用集積回路。