JPH0320814A - キー入力制御回路 - Google Patents
キー入力制御回路Info
- Publication number
- JPH0320814A JPH0320814A JP1154547A JP15454789A JPH0320814A JP H0320814 A JPH0320814 A JP H0320814A JP 1154547 A JP1154547 A JP 1154547A JP 15454789 A JP15454789 A JP 15454789A JP H0320814 A JPH0320814 A JP H0320814A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- input
- cpu
- key
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプログラム制御装置に係り，特に多数のキース
イッチ入力コード発生同路の小形化に好敵なキースイッ
チコード発生入力制御回路に関する． 〔従来の技術〕 従来の装置のキーボード・エンコーダは、実公昭６１−
４３４０７号公報に記載のように、ダイナミックスキャ
ン方式が採用されている．〔発明が解決しようとする課
題〕 上記従来技術は、キー入力に刻するコード変換における
スキャン制御回路が付加され又フード変換はキーマ１−
リクスの列」二に順次Ｍを出力し、入力側のどの行で信
号を受信したかを検出し行っている．そのため回路が大
規模化すると共にコード変換処理時間が遅いという問題
がある。
イッチ入力コード発生同路の小形化に好敵なキースイッ
チコード発生入力制御回路に関する． 〔従来の技術〕 従来の装置のキーボード・エンコーダは、実公昭６１−
４３４０７号公報に記載のように、ダイナミックスキャ
ン方式が採用されている．〔発明が解決しようとする課
題〕 上記従来技術は、キー入力に刻するコード変換における
スキャン制御回路が付加され又フード変換はキーマ１−
リクスの列」二に順次Ｍを出力し、入力側のどの行で信
号を受信したかを検出し行っている．そのため回路が大
規模化すると共にコード変換処理時間が遅いという問題
がある。
本発明の目的は、回路規模を小型化レコード変換時間短
縮した回路を提供することにある。
縮した回路を提供することにある。
（課題を解決するための手段〕
上記目的は、ダイナミックスキャンによるエンコード方
式をスイッチマトリクス上に配置した２回路接点スイッ
チの片端をマトリクス回路に接続し又マトリクスの各行
各列上に配置したプルアップ抵抗により直接発生させた
入力信号をハードウェアにより、即座にエンコード出来
るよう変更することで達成される．またスキャン制御回
路を要しないので回路の小型化が実現出来る．〔作用〕 キースイッチが押されると抵抗により高電位に保たれて
いる各行各列のうち，該当する行及び列が低電位に変化
する。その際生じる電流変化をスイッチ入力検出回路に
より検出し、その信号により各行各列の信号状態を保持
することでスイッチ入力信号が生成され，エンコード回
路により直接コード化されるので，コード変換時間はダ
イナミックスキャン方式に比べ短縮される．又どのキー
スイッチを押しても、電流変化が発生する部分にスイッ
チ入力検出回路を配置し，その出力信号のチャタリンダ
等の雑音を波形成形回路に除去したＣＰＵへの割り込み
として使用しているので安定化した信号を入力出来る。
式をスイッチマトリクス上に配置した２回路接点スイッ
チの片端をマトリクス回路に接続し又マトリクスの各行
各列上に配置したプルアップ抵抗により直接発生させた
入力信号をハードウェアにより、即座にエンコード出来
るよう変更することで達成される．またスキャン制御回
路を要しないので回路の小型化が実現出来る．〔作用〕 キースイッチが押されると抵抗により高電位に保たれて
いる各行各列のうち，該当する行及び列が低電位に変化
する。その際生じる電流変化をスイッチ入力検出回路に
より検出し、その信号により各行各列の信号状態を保持
することでスイッチ入力信号が生成され，エンコード回
路により直接コード化されるので，コード変換時間はダ
イナミックスキャン方式に比べ短縮される．又どのキー
スイッチを押しても、電流変化が発生する部分にスイッ
チ入力検出回路を配置し，その出力信号のチャタリンダ
等の雑音を波形成形回路に除去したＣＰＵへの割り込み
として使用しているので安定化した信号を入力出来る。
又スキャン用制御回路等をなくし、簡単な回路構戊とし
ているので、実装スペースが小さく出来る。エンコーダ
出力をメモリのアドレスに入力し、ＣＰＵ入力コードは
メモリのデータであるから、メモリ書き替えにより、コ
ードの変更が容易に実施出来る。
ているので、実装スペースが小さく出来る。エンコーダ
出力をメモリのアドレスに入力し、ＣＰＵ入力コードは
メモリのデータであるから、メモリ書き替えにより、コ
ードの変更が容易に実施出来る。
以下、本発明の一実施例（５行×５列のキーマトリクス
）を第１図に示すブロック図により説明する．第１図に
おいて１はコード変換回路で本例ではメモリとした．２
はアドレスデコーダ回路でＣＰＵからのメモリアクセス
により、コード変換回路出力をＣＰＵデータバスに接続
する．３はエンコーダ回路でありスイッチ入力により発
生した入力信嵜をコード化して、コード変換回路エヘ出
力する．４はデータ保持回路でスイッチ入力検出信号に
より入力信号を保持し、安定した入力信号をエンコーダ
回路３へ出力する．５はゲート回路で入力信号の論理を
決定するものである．６は波形整形回路でチャタリング
等の雑音を除去するためのものである．７はスイッチ入
力に検出回路でどのキースイッチが押されても信号が発
生するようになっており、ＣＰＵへの割込み信号及び入
力信号保持タイミング信号として使用する．８はデータ
保持信号発生回路でＣＰＵがデータを読み込み中はデー
タ変化を防止するようになっている．９は入力キーフー
ド発生部で，２５個の２回路接点スイッチと各行各列を
プルアップする１０本の抵抗から或っている．次に動作
を説明する．例えばスイッチＳ２２が押されると、ＲＩ
Ｎ２及びＣＩＮ ２のみが低電位となり他の入力は高電
位となる又ホトカプラ１１１に電流が生じ、スイッチ入
力検出回路４の出力は低電位となる．スイッチＳ２２が
元に戻ると前記信号は全て高電位に復帰する．キー入力
検出回路２より発生したパルスを波形整形回路６を通し
、ＣＰＵへ割り込み（ＩＲＱ）を供給すると共に、デー
タ保持タイミング回路８を介して，データ保持回路４へ
供給する。その際入力キーコード発生部９より出力され
た信号はゲート回Ｎ５を介しデータ保持回ＩＩｒ４へ入
力されており，該データ保持タイミング信号により、取
り込まれた後エンコーダ回路３へ供給される．エンコー
ダ回３！３でコード化された信号はコード変換回路１へ
入力される．この情態でＣＰＵの前記割り込み要求に対
する処理により、該コード変換回路１がアクセスされる
と，キースイッチ入力に対応したコード化データがＣＰ
Ｕへ出力される。第２図は各キースイッチに対応する入
方キーコード発生部の出力信号を示すものである。本実
施例によればコード変換に要する時間を短縮出来ると共
に、回路の小型による実装スペースの削減が達或される
。
）を第１図に示すブロック図により説明する．第１図に
おいて１はコード変換回路で本例ではメモリとした．２
はアドレスデコーダ回路でＣＰＵからのメモリアクセス
により、コード変換回路出力をＣＰＵデータバスに接続
する．３はエンコーダ回路でありスイッチ入力により発
生した入力信嵜をコード化して、コード変換回路エヘ出
力する．４はデータ保持回路でスイッチ入力検出信号に
より入力信号を保持し、安定した入力信号をエンコーダ
回路３へ出力する．５はゲート回路で入力信号の論理を
決定するものである．６は波形整形回路でチャタリング
等の雑音を除去するためのものである．７はスイッチ入
力に検出回路でどのキースイッチが押されても信号が発
生するようになっており、ＣＰＵへの割込み信号及び入
力信号保持タイミング信号として使用する．８はデータ
保持信号発生回路でＣＰＵがデータを読み込み中はデー
タ変化を防止するようになっている．９は入力キーフー
ド発生部で，２５個の２回路接点スイッチと各行各列を
プルアップする１０本の抵抗から或っている．次に動作
を説明する．例えばスイッチＳ２２が押されると、ＲＩ
Ｎ２及びＣＩＮ ２のみが低電位となり他の入力は高電
位となる又ホトカプラ１１１に電流が生じ、スイッチ入
力検出回路４の出力は低電位となる．スイッチＳ２２が
元に戻ると前記信号は全て高電位に復帰する．キー入力
検出回路２より発生したパルスを波形整形回路６を通し
、ＣＰＵへ割り込み（ＩＲＱ）を供給すると共に、デー
タ保持タイミング回路８を介して，データ保持回路４へ
供給する。その際入力キーコード発生部９より出力され
た信号はゲート回Ｎ５を介しデータ保持回ＩＩｒ４へ入
力されており，該データ保持タイミング信号により、取
り込まれた後エンコーダ回路３へ供給される．エンコー
ダ回３！３でコード化された信号はコード変換回路１へ
入力される．この情態でＣＰＵの前記割り込み要求に対
する処理により、該コード変換回路１がアクセスされる
と，キースイッチ入力に対応したコード化データがＣＰ
Ｕへ出力される。第２図は各キースイッチに対応する入
方キーコード発生部の出力信号を示すものである。本実
施例によればコード変換に要する時間を短縮出来ると共
に、回路の小型による実装スペースの削減が達或される
。
本発明によれば、入力信号を直接コード化できるので、
コード変換ｖｆ間が短縮される。ダイレクトスキャン方
式と比べ、スキャン制御回路が不要となり、制御基板の
大きさを大幅に小さくすることが可能である。
コード変換ｖｆ間が短縮される。ダイレクトスキャン方
式と比べ、スキャン制御回路が不要となり、制御基板の
大きさを大幅に小さくすることが可能である。
第１図は、本発明の一実旅例を示すブロック図、第２図
は本発明の入力キ−コード発生部の入力に苅ずる出力信
珍コードの苅応を示す説明図である、】・・・コード変
換回路， ２・・・アド！ノスデコード回路、 ３・・・エンコーダ回路、 ４・・・データ保持回路、 ６・・・波形整形回路、 ７・・・スイッチ入力検出回路、 ９・・・入力キーコード発生部。
は本発明の入力キ−コード発生部の入力に苅ずる出力信
珍コードの苅応を示す説明図である、】・・・コード変
換回路， ２・・・アド！ノスデコード回路、 ３・・・エンコーダ回路、 ４・・・データ保持回路、 ６・・・波形整形回路、 ７・・・スイッチ入力検出回路、 ９・・・入力キーコード発生部。
Claims (1)
- １、Ｍ×Ｎ個の２回路接点スイッチの片端をＭ行×Ｎ列
のマトリクス回路に接続し、そのマトリクス回路の各行
各列にプルアップ抵抗を配置した入力キーコード発生部
と該コード発生部からの信号を保持する回路とキー入力
検出回路とその検出回路からの出力信号を波形整形する
回路を通し、ＣＰＵへの割り込み信号とし使用し、又、
ＣＰＵのタイミング信号と共にデータ保持信号発生回路
に入力しデータ保持タイミング信号を生成し前記データ
保持回路に供給し、その後段に保持されたキーデータの
エンコーダ回路を設け、信号数を減少させコード変換用
メモリのアドレス信号へ入力し、該メモリのＣＰＵの読
み出し動作により、ＣＰＵへのコード入力を可能とした
ことを特徴とするキー入力制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154547A JPH0320814A (ja) | 1989-06-19 | 1989-06-19 | キー入力制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154547A JPH0320814A (ja) | 1989-06-19 | 1989-06-19 | キー入力制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0320814A true JPH0320814A (ja) | 1991-01-29 |
Family
ID=15586638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1154547A Pending JPH0320814A (ja) | 1989-06-19 | 1989-06-19 | キー入力制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0320814A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013013128A (ja) * | 2007-08-16 | 2013-01-17 | Renesas Electronics Corp | マイクロコンピュータシステム |
-
1989
- 1989-06-19 JP JP1154547A patent/JPH0320814A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013013128A (ja) * | 2007-08-16 | 2013-01-17 | Renesas Electronics Corp | マイクロコンピュータシステム |
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