JPH02173788A - 文字パタン変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は文字パタン変換回路に関し、特に文字パタンの
ビット数を変換するための文字パタン変換回路に関する
。

〔従来の技術〕

従来、情報処理用の漢字などの文字パタンは、ＪＩＳ（
日本工業規格）に規定されている通りで使用されており
、特にＪＩＳの規定に無いビット数が必要な場合には、
メモリからＪＩＳ準拠の文字パタンを読出して、これに
ソフトウェア処理でビット数の変換を施して使用してい
る。

〔発明が解決しようとする課題〕

上述したように従来のソフトウェアによる文字パタン−
変換の方法では、ビット数変換の処理のために余分な時
間がかかるという欠点がある。

〔課題を解決するための手段〕

本発明の回路は、複数ビットの入力文字パタンデータの
各ビットをｍビット（ｍは１以上の自然数）ずつに拡張
して順番に配列し、該順番でｎビット（ｎはｍと異なる
自然数）ずつ区切り、これに含まれる前記ｎビットのデ
ータの論理和データを送出することを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の第１の実施例の回路図である０本実施
例の文字パタン変換回路１は、４ビットの文字パタンを
示す入力パタンデータの各ビットを３ビツトずつに拡張
して１２ビツトにして、順番に２ビツトずつ論理和ゲー
ト２で論理和信号を作ることにより、６ビツトの文字パ
タンデータを得ている。

もとの４ビツトのパタンデータをそのまま使う場合には
、制御信号でゲート回路３のみを開き、また６ビツトの
パタンデータが欲しい場合には、制御信号でゲート回路
４の方だけを開いて、所要のビット数の出力パタンデー
タを、リアルタイムで得ることができる。

第２図は本発明の第２の実施例の回路図であり、第１の
実施例における冗長な論理和ゲート２を除去した構成を
もち、第１の実施例と同じ動作をする。

〔発明の効果〕

以上説明したように本発明には、従来のソフトウェアに
よる文字パタンのビット数変換で要する余分な処理時間
を短縮できる効果がある。

【図面の簡単な説明】

第１図及び第２図は本発明の実施例の回路図である。 １・・・文字パタン変換回路、２・・・論理和ゲート、
３．４・・・ゲート回路。

Claims (1)

【特許請求の範囲】
1. 複数ビットの入力文字パタンデータの各ビットをｍビッ
   ト（ｍは１以上の自然数）ずつに拡張して順番に配列し
   、該順番でｎビット（ｎはｍと異なる自然数）ずつ区切
   り、これに含まれる前記ｎビットのデータの論理和デー
   タを送出することを特徴とする文字パタン変換回路。