JPH03208330A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、電子ビーム露光における被露光基板のチャー
ジアンプ現象の解消技術に関し、粉塵を発生させること
なく半導体基板のチャージアップ現象を防止することが
でき、以て正確な電子ビーム露光及びバターニングを行
うことが可能な半導体装置の製造方法を提供することを
目的とし、 ・第１及び第２の半導体層とを絶縁層を挾んで接着する
接着工程と、スクライブラインによって画定された該第
２の半導体層表面に回路パターンを形成する工程とを有
する半導体装置の製造方法であって、前記スクライブラ
イン形成領域に対応する部分の前記絶縁層を選択的にエ
ツチングして、該絶縁層を貫通する開口部を形成する工
程と、該開口部を導電物質にて埋込み、導通部を形成す
る工程と、前記第２の半導体層表面に、レジスト層を形
成する工程と、本半導体装置をステージ上に固定し、且
つ前記第１の半導体層をアース電位とする工程と、該レ
ジスト層に選択的に荷電粒子ビームを照射して、該レジ
スト層を選択的に露光させる工程とを含み、回路パター
ン形成終了後は、前記スクライブラインに沿ってスクラ
イブを行うことにより、同時に前記導通部を除去するよ
うに製造する。

〔産業上の利用分野〕

本発明は、電子ビーム露光における被露光基板のチャー
ジアップ現象の解消技術に関する。

近年の半導体装置の高集積化に伴って、２次元的だけで
なく３次元的な集積化も行われ始めている。

半導体基板同志を絶縁層を介して接着し、積層化すると
いう、いわゆるＳ　ＯＩ　　（Ｓｉｌｉｃｏｎ　Ｏｎ　
Ｉｎ５ｕｌａｔｏｒ）基板の製造技術は既に実用化され
ており、前記のような目的に非常に有効である。

また半導体装置の上述したような高集積化に伴って、フ
ォトリソグラフィ法より更に精密なパターンの形成が可
能な、電子ビーム露光法が用いられるようになってきて
いる。しかしながら前述したようなＳＯＩ基板において
、接着した半導体基板に対する電子ビーム露光は、チャ
ージアップ現象を引き起こす要因ともなっている。

〔従来の技術〕

第７図は電子ビーム露光によるチャージアップ現象を示
す断面図であり、３は第１の半導体層、４は絶縁層、５
は第２の半導体層である。９はパターンとなる導電膜、
１０は前記パターンを形成するためのマスクとなるレジ
スト膜、８は露光を行う電子ビームである。

電子ビーム露光法は、レジスト膜に電子ビーム８によっ
て負電荷ｅ−を打ち込むことにより、該レジスト膜を露
光するものである。しかし本方法においては、負電荷ｅ
−の打ち込まれた領域が帯電してチャージアッフ゛を起
こさないように、８亥領域のアースをとる必要がある。

通常の半導体装置においては、該半導体装置を積載する
ステージのアースをとるなどして、該半導体装置のアー
スを共にとる方法が一般的である。

しかし第７図の如きＳｏｌ基板においては、第２の半導
体層５は絶縁層４によって第１の半導体層５と電気的に
分離されているため、打ち込まれた負電荷ｅ−はどこに
も逃げ場がなく、そのまま帯電してしまう。

この状態にて更に電子ビーム露光を継続すると、電子ビ
ーム８は帯電した負電荷ｅ−の反発力によってその軌道
を変えられ、本来露光すべき位置とは異なる位置を露光
してしまうのである。

この問題に対し従来では、第２の半導体層５にも直接ア
ース端子を接触させて帯電を防止していた。

〔発明が解決しようとする課題〕

しかしこの方法においては、アース端子と半導体層との
接触抵抗をできるだけ小さくするために、アース端子に
は第２の半導体層５に対しある程度の圧力を加える必要
がある。このため半導体基板はアース端子によって多少
削りこまれ、粉塵の発生する原因となったのである。こ
の粉塵は、精密さを要求する半導体装置にとっては大き
な問題であり、例えば粉塵が該半導体装置の表面に付着
することによって、正確なパターニングができなくなる
といったような問題を発生させた。

本発明は、粉塵を発生させることなく半導体基板のチャ
ージアップ現象を防止することができ、以て正確な電子
ビーム露光及びパターニングを行うことが可能な半導体
装置の製造方法を提供することを目的とする。

（課題を解決するための手段〕 上記課題を解決するために本発明では、１、第１及び第
２の半導体層とを絶縁層を挟んで接着する接着工程と、
スクライブラインによって画定された該第２の半導体層
表面に回路パターンを形成する工程とを有する半導体装
置の製造方法であって、前記スクライブライン形成領域
に対応する部分の前記絶縁層を選択的にエツチングして
、該絶縁層を貫通する開口部を形成する工程と、該開口
部を導電物質にて埋込み、導通部を形成する工程と、前
記第２の半導体層表面に、レジスト層を形成する工程と
、本半導体装置をステージ上に固定し、且つ前記第１の
半導体層をアース電位とする工程と、該レジスト層に選
択的に荷電粒子ビームを照射して、該レジスト層を選択
的に露光させる工程とを含み、回路パターン形成終了後
は、前記スクライブラインに沿ってスクライブを行うこ
とにより、同時に前記導通部を除去するように半導体装
置を製造する。

２、前記開口部を形成する工程は前記接着工程の後に行
われ、前記第２の半導体層表面より前記第１の半導体層
に達するよう該開口部を形成するように１項記載の半導
体装置を製造する。

３、前記開口部を形成する工程は、前記接着工程の前に
行うように１項記載の半導体装置を製造する。

［作用］ 本発明では第１、第２の半導体層を分離する絶縁層にお
いて、両生導体層を電気的に接続する導通部を形成して
いる。このため第１の半導体層のアースをとることで、
第２の半導体層にアース端子を接触させることなく第２
の半導体層のアースもとることができる。

従って電子ビーム露光の際に半導体層の帯電は発生せず
、且つ粉塵も発生しないために正確な電子ビーム露光及
びパターニングが可能となる。

また本発明は前記導通部の形成領域を、スクライブライ
ン領域に形成している。

このため導通部形成に伴って、回路パターンの形成領域
が減少することもない。更に、回路パターン形成終了後
にこのＳＯＩ基板をスクライブラインに沿ってスクライ
ブすれば、チップの切り出しと同時に導通部も容易に除
去することができるのである。

〔実施例〕

（ａ）　　第一の実施例の説明 第１図は本発明における第一の実施例を示す断面図であ
り、図中３は第１の半導体層、５は第２の半導体層、４
は両生導体層３．５を分離する絶縁層、７は両生導体層
３．５を電気的に接続する導通部である。１は前記半導
体層３．５において実際に回路パターンを形成する回路
パターン形成領域、２はスクライブラインであって、回
路パターン形成終了後にこのラインに沿って、この５Ｏ
Ｉｉ板をスクライブする。

本実施例では同図の如く、第２の半導体層５及び絶縁層
４を貫通する導通部７を形成している。

第３図（ａｌ〜（ｄ）は、本実施例を製造工程順に示す
断面図である。図中第１図と同一のものは同一の符号で
示しており、１１は本半導体装置を積載するためのステ
ージ、１２は窒化珪素膜である。

以降、同図に従って本発明の第一の実施例を製造工程順
に詳しく説明する。

第３図（ａ）参照 図に示すものは、第１、第２の半導体層３．５を、例え
ば２０μｍ程度の厚さを有する絶縁層４を介して熱圧着
することにより形成したＳｏｌ基板である。第１の半導
体層３は、例えば５００μｍ程度の厚さを有する半導体
基板であり、第２の半導体層５は接着後に例えば２０μ
ｍ程度の厚さにまで削りこんだ半導体基板である。

第３図（ｂ）参照 第２の半導体層５表面に、例えば窒化珪素（ＳｉｆｆＮ
４）膜１２を形成した後、該窒化珪素膜１２表面より第
１の半導体層３に達するまで選択的なエツチングを行い
、開口部６を形成する。

ただしスクライブラインの幅は１５０〜２００μｍ程度
であるので、開口部６の幅はこの値以下としなければな
らない。

第３図（ｃ）参照 例えばＣＶＤ法を適用し、例えば多結晶シリコン層をＳ
ｏｌ基板表面に形成する。

次いで該多結晶シリコン層を、前記窒化珪素膜１２が露
出するまで均等に研磨する。これにより前記開口部６内
にのみ多結晶シリコンが残存し、導通部７が形成される
。

第３図（ｄ）参照 ＳＯ【基板表面に、例えばポロンやリン等の不純物を含
有する物質、例えばＢＰＳＣ，やＰＳＧ等を塗布し、熱
処理を行う。この際前記窒化珪素膜１２がマスクとなり
、該窒化珪素膜１２が存在しない導通部７にのみ前記不
純物が拡散される。この結果該導通部７は導電性を有す
るようになり、第１、第２の半導体層３．５は、該導通
部７により電気的に接続される。

次いで、例えば１５０℃程度に加熱した燐酸により燐酸
ボイルを行い、前記窒化珪素膜１２を剥離する。

そして電子ビーム露光法を適用して、回路パターン形成
領域１に回路パターンを形成する。この際第１の半導体
層３は、露光装置のステージに固定されており、例えば
ステージを介してアース電位となっている。また第２の
半導体層５は、前記工程により導通部７を介して第１の
半導体層３と電気的に接続されている。このため第１、
第２の半導体層３．５共に、露光に際して打ち込まれた
電子をアース電位であるステージへと逃がすことができ
るため、チャージアップすることなく露光を行うことが
できる。

全工程終了後、スクライブライン２に沿ってスクライブ
を行う。この結果前記導通部７は、完全に除去される。

第５図は本発明に係わる導通部の一実施例を示す平面図
であり、本発明における導通部７のレイアウトの一例を
示すものである。

本実施例における導通部７のレイアウトは、スクライブ
ラインに沿って格子状となっているものであり、最も単
純な実施例であるといえる。

（ｂ）　　第二の実施例の説明 第２図は本発明における第二の実施例を示す断面図であ
り、図中第１図と同一のものは同一の符号で示している
。

第一の実施例では、第１の半導体層３と第２の半導体層
５とを接着した後に導通部７を形成している。これに対
して本実施例では、第１の半導体層３と第２の半導体層
５とを接着する前に該導通部７を形成するものである。

第４図（ａ）〜（ｄ）は本実施例を製造工程順に示す断
面図であり、図中第２図と同一のものは同一の符号で示
している。

以降、同図に従って本発明の第二の実施例を製造工程順
に詳しく説明する。

第４図（ａ）参照 図に示すものは、第１の半導体層３に例えば１０μｍ程
度の酸化珪素よりなる絶縁層４を形成したものであり、
該半導体層３は例えば５００μｍ程度の厚さを有するシ
リコン基板である。

第４図Ｇ）参照 前記絶縁層４表面に例えば窒化珪素膜１２を形成した後
、半導体層３が露出するまで該窒化珪素膜１２及び該絶
縁層４を選択的にエツチングして開口部６を形成する。

ただしスクライブライン２の幅は１５０〜２００μｍ程
度であるので、開口部６の幅はこの値以下としなければ
ならない。

第４図（Ｃ）参照 例えばＣＶＤ法を適用し、ＳＯＩ基板表面に多結晶シリ
コン層を形成する。

次いで、前記窒化珪素膜１２が露出するまで該多結晶シ
リコン層を均等に研磨し、前記開口部６内にのみ該多結
晶シリコンを残存させて導通部７を形成する。

第２の半導体層５においても、第１の半導体層３と同様
に上記の工程を実施し、第４図（Ｃ）と同様の半導体装
置を形成する。この時第２の半導体層５は、第１の半導
体層３と同様に例えば５００μｍ程度のシリコン基板を
用いる。

第４図（ｄ）参照 両ＳＯＩ基板表面に、例えばボロンやリン等の不純物を
含有する物質、例えばＢＰＳＧやＰＳＧ等を塗布し、熱
処理を行う。この際前記窒化珪素膜１２がマスクとなり
、該窒化珪素膜１２が存在しない導通部７にのみ前記不
純物が拡散される。

この結果該導通部７は導電性を有するようになる。

次いで、例えば１５０°Ｃ程度に加熱した燐酸により燐
酸ボイルを行い、前記窒化珪素膜１２を剥離する。

次に両手導体装置を、絶縁層４同志を向き合わせて熱圧
着し、１つのＳＯ■基板を構成する。この結果、両基板
にて別々に形成した導通部７は一体化し、第１、第２の
半導体層３．５は電気的に接続される。

更にこの後筒２の半導体層５を均等に研磨することによ
り、必要な厚さ例えば２０μｍ程度まで薄膜化する。

そして電子ビーム露光法を適用して、回路パターン形成
領域１に回路パターンを形成する。この場合も第一の実
施例と同様に、第１、第２の半導体基板３．５共にチャ
ージアップすることなく露光を行うことができる。

全工程終了後、スクライブライン２に沿ってスクライブ
を行う。この結果導通部７は、完全に除去される。

第一の実施例では、開口部６を形成するためのエツチン
グは少なくとも第２の半導体層５及び絶縁層４の厚さ分
行う必要があった。だが本実施例では、両生導体層３．
５上に形成した絶縁層４の厚さ分だけ行えばよく、エツ
チング工程の大幅な短縮になるのである。

（Ｃ）　　他の実施例の説明 上述の実施例において、導通部は第２の半導体層から絶
縁層にかけて、或いは絶縁層にのみ形成されている。だ
が導通部は、半導体層同志を電気的に接続することがで
き、且つスクライブにて除去することができるならばど
のように形成してもよい。例えばＳｏ■基板全体を通し
て形成してもよいし、或いは半導体層と絶縁層との境界
まで、または半導体層の途中まで形成しても構わない。

また上述の実施例では、半導体層は絶縁層を挟んで２層
構造となっている。だがこれは３層以上の多層構造であ
ってもこれは構わない。だが当然ながら、全ての半導体
層は導通部によって電気的に接続されなければならない
。

また本発明における導通部のレイアウトは、スクライブ
ライン内に形成される限りどういったものでもよく、例
えば第６図のようにスクライブラインの交差部にのみ導
通部を設けても良い。

上述の実施例では、導通部形成に用いる導電物質として
多結晶シリコンを用いているが、これは例えばアルミニ
ウム、タングステンなどの金属系の物質でも良い。

また上述の実施例では、導通部における多結晶シリコン
への不純物導入工程に関し、熱拡散法を用いている。だ
がこれは、例えばＣＶＤ法にて多結晶シリコンを形成す
る際に、雰囲気ガス中に不純物を混在させてもよい。こ
の方法を用いた場合は、形成した多結晶シリコンには既
に不純物が含まれているために、導通部に改めて導電性
を与える必要が無くなるのである。

以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。

〔発明の効果〕

以上説明した様に本発明によれば、Ｓｏｌ基板において
全ての半導体層のアースをとることができ、正確なバタ
ーニングを行うことが可能であるという効果を奏する。

従ってＳｏｌ基板のような多層基板においても、回路パ
ターンを高密化することが可能となることから、係わる
半導体装置の性能向上に寄与するところが大きい。

【図面の簡単な説明】

第１図は本発明における第一の実施例を示す断面図、 第２図は本発明における第二の実施例を示す断面図、 第３図は本発明の第一の実施例を工程順に示す断面図、 第４図は本発明の第二の実施例を工程順に示す断面図、 第５図は本発明に係わる導通部の一実施例を示す平面図
、 第６図は本発明に係わる導通部の他の実施例を示す平面
図、 第７図は電子ビーム露光によるチャージアップ現象を示
す断面図である。 図中、　　　　１・・・回路パターン形成領域２・・・
スクライプライン ３・・・第１の半導体層 ＡイＣθｑ［二　、ｈｌす　ろ　第−ｎ’ｌ）ｊ＋イア
（ｔ、１−２ｆ　　誼ｃｉ　口筒　　１　　図 不発８月に右１する第二ｎ大方已砂１を示イぼｎ′面図
％　　２　　図 絶縁層 第２の半導体層 開口部 導通部 電子ビーム 導電膜 レジスト膜 ステージ 窒化珪素膜 （ａ） （り 木奢り月の第−ｎ當方巳修１　ｔ　ＬｔＬ傾１−示すｔ
面口筒 Ｉ２］（千の 本金明の第一／１賞局分１ΣＬネＬ・悄に干Ｔｔ面図祁 図（千の２） （Δ） 、１，１ご　朗の第二丙　大方亡ｉ仔・１？　ニオ免＋
ｉｉ　（二手イば咋ｉわ　口実 ｒｙＪ（で の ２） （α） ｌフ Ａ（４ご日月の第二ｎ実方缶、９・１Σに才￥−・す―
ｌニ子、４纒ｉｉ　口実 図（での １） ＪＬ摩を示￥Ｗ汀面図 第 図

Claims (1)

1. 【特許請求の範囲】 １、第１及び第２の半導体層（３、５）とを、絶縁層を
   挟んで接着する接着工程と、 スクライブライン（２）によって画定された該第２の半
   導体層（５）表面に回路パターンを形成する工程とを有
   する半導体装置の製造方法であって、 前記スクライブライン（２）形成領域に対応する部分の
   前記絶縁層（４）を選択的にエッチングして、該絶縁層
   （４）を貫通する開口部（６）を形成する工程と、 該開口部（６）を導電物質にて埋込み、導通部（７）を
   形成する工程と、 前記第２の半導体層（５）表面に、レジスト層（１０）
   を形成する工程と、 本半導体装置をステージ（１１）上に固定し、且つ前記
   第１の半導体層（３）をアース電位とする工程と、 該レジスト層（１０）に選択的に荷電粒子ビームを照射
   して、該レジスト層（１０）を選択的に露光させる工程
   とを含み、 回路パターン形成終了後は、前記スクライブライン（２
   ）に沿ってスクライブを行うことにより、同時に前記導
   通部（７）を除去することを特徴とする半導体装置の製
   造方法。 ２、前記開口部（６）を形成する工程は前記接着工程の
   後に行われ、前記第２の半導体層（５）表面より前記第
   １の半導体層（３）に達するよう該開口部（６）を形成
   することを特徴とする請求項１記載の半導体装置の製造
   方法。 ３、前記開口部（６）を形成する工程は、前記接着工程
   の前に行うことを特徴とする請求項１記載の半導体装置
   の製造方法。