JPH0320837B2 - - Google Patents
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- Publication number
- JPH0320837B2 JPH0320837B2 JP58128430A JP12843083A JPH0320837B2 JP H0320837 B2 JPH0320837 B2 JP H0320837B2 JP 58128430 A JP58128430 A JP 58128430A JP 12843083 A JP12843083 A JP 12843083A JP H0320837 B2 JPH0320837 B2 JP H0320837B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- pair
- electronic switches
- digit
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 description 11
- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
［発明の属する技術分野］
本発明は、半導体記憶装置に関し、時にリー
ド・モデイフアイ・ライト（読出し直後に、予め
知られている新らしい情報を書込む。）の所要時
間を短縮した半導体記憶装置に関する。
ド・モデイフアイ・ライト（読出し直後に、予め
知られている新らしい情報を書込む。）の所要時
間を短縮した半導体記憶装置に関する。
［従来技術］
一般に半導体記憶装置では、読出し動作と書込
み動作が独立して実行され、それぞれにサイクル
タイムと称する最小時間間隔が規定されている
が、読出し動作後に同一番地に新しいデータを書
込む場合には、リード・モデイフアイ・ライトと
言う動作により、読出しと書込みを独立して単独
に実行するよりも短かい時間で実行できることが
知られている。
み動作が独立して実行され、それぞれにサイクル
タイムと称する最小時間間隔が規定されている
が、読出し動作後に同一番地に新しいデータを書
込む場合には、リード・モデイフアイ・ライトと
言う動作により、読出しと書込みを独立して単独
に実行するよりも短かい時間で実行できることが
知られている。
第１図は従来の半導体記憶装置の一例の要部を
示すブロツク図である。１はメモリセル群、２は
センスアンプ（フリツプ、フロツプ形で、入力と
出力が共通）、３は書込み駆動回路、４は書込み
データ入力端子、５，６はＰチヤンネルMOSト
ランジスタからなる電子スイツチ、７は読取りデ
ータレジスタ、８は読取りデータ出力端子、９，
１０は第１のデイジツト共通線、９′，１０′は第
２のデイジツト共通線、１１は電子スイツチ５，
６の制御端子である。
示すブロツク図である。１はメモリセル群、２は
センスアンプ（フリツプ、フロツプ形で、入力と
出力が共通）、３は書込み駆動回路、４は書込み
データ入力端子、５，６はＰチヤンネルMOSト
ランジスタからなる電子スイツチ、７は読取りデ
ータレジスタ、８は読取りデータ出力端子、９，
１０は第１のデイジツト共通線、９′，１０′は第
２のデイジツト共通線、１１は電子スイツチ５，
６の制御端子である。
第１図に示す半導体記憶装置の動作について説
明する。読取り動作時には、電子スイツチ５，６
はオン状態にあり、メモリセル群１のうちの選択
された一個のセルからの出力信号がセンスアンプ
２によつて増幅され、第１のデイジツト共通線の
９または１０のいずれか一方が付勢され、電子ス
イツチ５，６第２デイジツト共通線９′または１
０′を経て、読取りデータレジスタ７をセツトす
る。これにより、出力端子８から読取りデータが
得られる。
明する。読取り動作時には、電子スイツチ５，６
はオン状態にあり、メモリセル群１のうちの選択
された一個のセルからの出力信号がセンスアンプ
２によつて増幅され、第１のデイジツト共通線の
９または１０のいずれか一方が付勢され、電子ス
イツチ５，６第２デイジツト共通線９′または１
０′を経て、読取りデータレジスタ７をセツトす
る。これにより、出力端子８から読取りデータが
得られる。
一方、書込み動作時には、電子スイツチ５，６
をオフにしておき、書込みデータ入力端子４に加
えられたデータに応じて、書込み駆動回路３によ
り第１のデイジツト共通線９または１０のいずれ
か一方が付勢されて、メモリーセル群１に書込み
パルスを送る。
をオフにしておき、書込みデータ入力端子４に加
えられたデータに応じて、書込み駆動回路３によ
り第１のデイジツト共通線９または１０のいずれ
か一方が付勢されて、メモリーセル群１に書込み
パルスを送る。
すなわち、従来の半導体記憶装置では、読取り
サイクル期間には電子スイツチ５，６をオンに
し、書込みサイクル期間にはオフにすることが特
徴である。従つて、読取り動作に続いて書込み動
作を行なうためには、外部から制御端子１１に与
えられるタイミング信号によつて、電子スイツチ
５，６がオンからオフ状態に変化するのを待つ必
要があり、そのために時間がかかることになる。
サイクル期間には電子スイツチ５，６をオンに
し、書込みサイクル期間にはオフにすることが特
徴である。従つて、読取り動作に続いて書込み動
作を行なうためには、外部から制御端子１１に与
えられるタイミング信号によつて、電子スイツチ
５，６がオンからオフ状態に変化するのを待つ必
要があり、そのために時間がかかることになる。
すなわち、従来の半導体記憶装置には、リー
ド・モデイフアイ・ライト動作を高速で行うこと
が困難であるという欠点がある。
ド・モデイフアイ・ライト動作を高速で行うこと
が困難であるという欠点がある。
［発明の目的］
本発明の目的は、上記欠点を除去し、簡単な回
路で、高速動作を行なうことのできる半導体記憶
装置を提供することにある。
路で、高速動作を行なうことのできる半導体記憶
装置を提供することにある。
［発明の構成］
本発明の半導体記憶装置は、一対の電子スイツ
チを介して接続された一対の第１のデイジツト共
通線及び一対の第２のデイジツト共通線と、該一
対の第２のデイジツト共通線間に接続された読取
りデータレジスタと、前記第２のデイジツト共通
線のいずれか一方が付勢されたことを検出し所定
の時間遅らせて前記一対の電子スイツチをオフ状
態とする制御信号を出力する電子スイツチ制御手
段を含んで構成される。
チを介して接続された一対の第１のデイジツト共
通線及び一対の第２のデイジツト共通線と、該一
対の第２のデイジツト共通線間に接続された読取
りデータレジスタと、前記第２のデイジツト共通
線のいずれか一方が付勢されたことを検出し所定
の時間遅らせて前記一対の電子スイツチをオフ状
態とする制御信号を出力する電子スイツチ制御手
段を含んで構成される。
［実施例の説明］
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第２図は本発明の第１の実施例の要部を示すブ
ロツク図である。
ロツク図である。
第１の実施例は、一対の電子スイツチ５，６を
介して接続された一対の第１のデイジツト共通線
９，１０及び一対の第２のデイジツト共通線９′，
１０′と、この一対の第２のデイジツト共通線
９′，１０′間に接続された読取りデータレジスタ
７と、第２のデイジツト共通線９′，１０′のいず
れか一方が付勢されたことを検出し所定の時間遅
らせて一対の電子スイツチ５，６をオフ状態とす
る制御信号１４を出力するOR回路からなるゲー
ト回路１２と遅延回路１３からなる電子スイツチ
制御手段を含んで構成される。なお、１５はゲー
ト回路１２へのリセツト入力端子で通常はローレ
ベルに保たれる。
介して接続された一対の第１のデイジツト共通線
９，１０及び一対の第２のデイジツト共通線９′，
１０′と、この一対の第２のデイジツト共通線
９′，１０′間に接続された読取りデータレジスタ
７と、第２のデイジツト共通線９′，１０′のいず
れか一方が付勢されたことを検出し所定の時間遅
らせて一対の電子スイツチ５，６をオフ状態とす
る制御信号１４を出力するOR回路からなるゲー
ト回路１２と遅延回路１３からなる電子スイツチ
制御手段を含んで構成される。なお、１５はゲー
ト回路１２へのリセツト入力端子で通常はローレ
ベルに保たれる。
次に、本第１の実施例について、リード・モデ
イフアイ・ライトの動作を説明する。まず、最初
は、電子スイツチ５，６をオン状態にしておく。
（リセツト端子１５、第２のデイジツト線９′，１
０′共にローレベルにあるので、ゲート回路１２
の出力はローレベルで制御信号１４は送出されな
いので電子スイツチ５，６はオン状態になつてい
る。）この状態において、ゲート回路１２は第２
のデイジツト共通線９′または１０′のいずれか一
方が付勢されると、出力がハイレベルに変わり検
出信号１４′を遅延回路１３に送出する。そして、
遅延回路１３は、第２のデイジツト共通線９′ま
たは１０′が付勢される途中で電子スイツチ５，
６がオフになることを防止するために、所定の時
間遅らせて電子スイツチ制御信号１４を出力す
る。電子スイツチ５，６はこの制御信号１４によ
りオフ状態となり、引続いて書込み動作が行われ
る。ここで、電子スイツチ５，６は、制御信号１
４がハイレベルのときオフ状態、ローレベルのと
きオン状態となる。
イフアイ・ライトの動作を説明する。まず、最初
は、電子スイツチ５，６をオン状態にしておく。
（リセツト端子１５、第２のデイジツト線９′，１
０′共にローレベルにあるので、ゲート回路１２
の出力はローレベルで制御信号１４は送出されな
いので電子スイツチ５，６はオン状態になつてい
る。）この状態において、ゲート回路１２は第２
のデイジツト共通線９′または１０′のいずれか一
方が付勢されると、出力がハイレベルに変わり検
出信号１４′を遅延回路１３に送出する。そして、
遅延回路１３は、第２のデイジツト共通線９′ま
たは１０′が付勢される途中で電子スイツチ５，
６がオフになることを防止するために、所定の時
間遅らせて電子スイツチ制御信号１４を出力す
る。電子スイツチ５，６はこの制御信号１４によ
りオフ状態となり、引続いて書込み動作が行われ
る。ここで、電子スイツチ５，６は、制御信号１
４がハイレベルのときオフ状態、ローレベルのと
きオン状態となる。
すなわち、本第１の実施例によれば、電子スイ
ツチ５，６を外部から制御することなく、自己の
動作を結果として電子スイツチ５，６がオンから
オフに変化するので、読取り動作状態から書込み
動作状態に変化する時間が短縮され、リード・モ
デイフアイ・ライトの動作のスピード・アツプが
可能になる。
ツチ５，６を外部から制御することなく、自己の
動作を結果として電子スイツチ５，６がオンから
オフに変化するので、読取り動作状態から書込み
動作状態に変化する時間が短縮され、リード・モ
デイフアイ・ライトの動作のスピード・アツプが
可能になる。
なおゲート回路１２のリセツト端子１５は、第
２のデイジツト線９′，１０′が共にローレベルで
しかも読取り動作にないとき、ハイレベルとして
電子スイツチ５，６をオフとしてデータの誤り読
出しなどを禁止するのに用いられる。
２のデイジツト線９′，１０′が共にローレベルで
しかも読取り動作にないとき、ハイレベルとして
電子スイツチ５，６をオフとしてデータの誤り読
出しなどを禁止するのに用いられる。
第３図は本発明の第２の実施例の要部を示すブ
ロツク図である。
ロツク図である。
７′は２端子形の読取りデータレジスタ、１６
は読取りデータレジスタ７′のリセツト回路でＮ
チヤンネルMOSトランジスタ２０および２１か
らなつている。１７はそのリセツト入力端子、１
８，１９はＮチヤンネルMOSトランジスタで、
その他は第２図の第１の実施例と同じである。
は読取りデータレジスタ７′のリセツト回路でＮ
チヤンネルMOSトランジスタ２０および２１か
らなつている。１７はそのリセツト入力端子、１
８，１９はＮチヤンネルMOSトランジスタで、
その他は第２図の第１の実施例と同じである。
第３図に示した第２の実施例において、リー
ド・モデイフアイ・ライト動作を行なう場合に
は、まず読取りデータレジスタ７′をリセツト入
力端子１７に付勢されたリセツト信号を与え、リ
セツト回路１６によりリセツト状態にしておく。
次に、電子スイツチ５，６をオンとする。読取り
動作によつて９′または１０′のいずれかの第２の
デイジツト共通線が付勢されると、読取りデータ
レジスタ７′の一方がセツト状態に変化する。従
つて、ゲート回路１２は検出信号１４′を遅延回
路１３を介して電子スイツチ５，６に出力するの
で、電子スイツチ５，６はオフ状態に変わる。
ド・モデイフアイ・ライト動作を行なう場合に
は、まず読取りデータレジスタ７′をリセツト入
力端子１７に付勢されたリセツト信号を与え、リ
セツト回路１６によりリセツト状態にしておく。
次に、電子スイツチ５，６をオンとする。読取り
動作によつて９′または１０′のいずれかの第２の
デイジツト共通線が付勢されると、読取りデータ
レジスタ７′の一方がセツト状態に変化する。従
つて、ゲート回路１２は検出信号１４′を遅延回
路１３を介して電子スイツチ５，６に出力するの
で、電子スイツチ５，６はオフ状態に変わる。
その後、書込み動作を実行するために、書込み
駆動回路３が動作しても、電子スイツチ５，６が
オフされているので、読取りデータレジスタ７′
には影響を与えない。
駆動回路３が動作しても、電子スイツチ５，６が
オフされているので、読取りデータレジスタ７′
には影響を与えない。
ＮチヤンネルMOSトランジスタ１８および１
９は、デイジツト共通線９′または１０′のいずれ
が付勢されるかにより（この場合はハイレベルに
なる）、いずれか一方がオン状態になり、もしト
ランジスタ１８がオンの場合は読取りデータの出
力端子８がハイレベルに、トランジスタ１９がオ
ンの場合はローレベルになる。
９は、デイジツト共通線９′または１０′のいずれ
が付勢されるかにより（この場合はハイレベルに
なる）、いずれか一方がオン状態になり、もしト
ランジスタ１８がオンの場合は読取りデータの出
力端子８がハイレベルに、トランジスタ１９がオ
ンの場合はローレベルになる。
読取りデータレジスタ７′は、リセツト端子１
７に付勢されたリセツト信号を与えリセツト回路
１６によりリセツト状態に戻される。
７に付勢されたリセツト信号を与えリセツト回路
１６によりリセツト状態に戻される。
なお、第３図の説明においてゲート回路１２
が、遅延回路１３の前に来るように配置されてい
るが、これは遅延回路１３を先にし（この場合は
遅延回路が２個必要になるが）、ゲート回路１２
を後にしてもよいことは言うまでもない。
が、遅延回路１３の前に来るように配置されてい
るが、これは遅延回路１３を先にし（この場合は
遅延回路が２個必要になるが）、ゲート回路１２
を後にしてもよいことは言うまでもない。
また、前述の説明においては、電子スイツチと
してＰチヤンネルMOSトランジスタによるアナ
ログスイツチを用い、さらに電子スイツチ制御手
段としては、遅延回路とOR回路からなるゲート
回路を含む回路を用いたけれども、これらはいず
れも同一機能を有する他の回路で置き替えられる
ことは言うまでもない。
してＰチヤンネルMOSトランジスタによるアナ
ログスイツチを用い、さらに電子スイツチ制御手
段としては、遅延回路とOR回路からなるゲート
回路を含む回路を用いたけれども、これらはいず
れも同一機能を有する他の回路で置き替えられる
ことは言うまでもない。
［発明の効果］
以上詳細に説明したとおり、本発明の半導体記
憶装置は、リード・モデイフアイ・ライトの際の
電子スイツチのオンオフを、自己の読取りデータ
から作り出して制御する簡単な回路からなる手段
を有し、従来のように外部からのタイミング信号
による制御の場合に比べてより短時間で電子スイ
ツチのオン、オフ動作をさせることができるの
で、高速動作がしかも簡単な回路で実現できると
言う効果を有している。
憶装置は、リード・モデイフアイ・ライトの際の
電子スイツチのオンオフを、自己の読取りデータ
から作り出して制御する簡単な回路からなる手段
を有し、従来のように外部からのタイミング信号
による制御の場合に比べてより短時間で電子スイ
ツチのオン、オフ動作をさせることができるの
で、高速動作がしかも簡単な回路で実現できると
言う効果を有している。
第１図は従来の半導体記憶装置の一例の要部を
示すブロツク図、第２図および第３図はそれぞれ
本発明の第１および第２の実施例の要部を示すブ
ロツク図である。 １……メモリセル群、２……センスアンプ、３
……書込み駆動回路、４……書込みデータ入力端
子、５，６……電子スイツチ、７，７′……読取
りデータレジスタ、８……読取りデータ出力端
子、９，１０……第１のデイジツト共通線、９′，
１０′……第２のデイジツト共通線、１１……制
御端子、１２……ゲート回路、１３……遅延回
路、１４……制御信号、１５……リセツト入力端
子、１６……リセツト回路、１７……リセツト入
力端子、１８，１９，２０，２１……トランジス
タ。
示すブロツク図、第２図および第３図はそれぞれ
本発明の第１および第２の実施例の要部を示すブ
ロツク図である。 １……メモリセル群、２……センスアンプ、３
……書込み駆動回路、４……書込みデータ入力端
子、５，６……電子スイツチ、７，７′……読取
りデータレジスタ、８……読取りデータ出力端
子、９，１０……第１のデイジツト共通線、９′，
１０′……第２のデイジツト共通線、１１……制
御端子、１２……ゲート回路、１３……遅延回
路、１４……制御信号、１５……リセツト入力端
子、１６……リセツト回路、１７……リセツト入
力端子、１８，１９，２０，２１……トランジス
タ。
Claims (1)
- １ 一対の電子スイツチを介して接続された一対
の第１デイジツト共通線及び一対の第２デイジツ
ト共通線と、該一対の第２デイジツト共通線間に
接続された読取りデータレジスタと、前記第２デ
イジツト共通線のいずれか一方が付勢されたこと
を検出し所定の時間遅らせて前記一対の電子スイ
ツチをオフ状態とする制御信号を出力する電子ス
イツチ制御手段とを含むことを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128430A JPS6020378A (ja) | 1983-07-14 | 1983-07-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58128430A JPS6020378A (ja) | 1983-07-14 | 1983-07-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6020378A JPS6020378A (ja) | 1985-02-01 |
| JPH0320837B2 true JPH0320837B2 (ja) | 1991-03-20 |
Family
ID=14984549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58128430A Granted JPS6020378A (ja) | 1983-07-14 | 1983-07-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020378A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0438699A (ja) * | 1990-05-31 | 1992-02-07 | Kawasaki Steel Corp | 半導体記憶装置 |
-
1983
- 1983-07-14 JP JP58128430A patent/JPS6020378A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6020378A (ja) | 1985-02-01 |
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