JPH03208395A - 多層回路を形成する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の分野 本発明は多層回路、特に誘電体テープ又はシート、及び
厚膜導電性ペーストからなる多層回路に関する。

発明の背景 複雑な電気回路は一般に誘電体層を挿入して分離した幾
つかの導電性層で構成される。導電性層は誘電体層を通
過する導電性通路すなわちバイアにより相互に接続され
ている。この多層構造は単層回路設計より著しく小さい
回路サイズを可能にする。

多層回路の製造においては導電性層は一般に絶縁体層に
印刷する。導電性ラインは回路サイズを最小にするため
極めて微細である。印刷が正確であり、後に来る層が低
い層と適当な整合がなされることを確実にするため、Ｘ
−７面における大きさを安定化することが組立てに極め
て重要である。大きさの安定なパッケージの創作に失敗
すると、その結果短絡した回路、誤って整列したバイア
、及び機能しない回路となる。

寸法の安定した多層回路を作る一つの方法はＲｅ１ｌｉ
ｃｋにより米国特許第４．８０６．１８８号に開示され
ている。この方法においては、パターンを有する導電性
層を第１Ａ図に示すように大きさの安定なセラミック基
体に適用する。次いでセラミック層と導電性層は導電体
層を合体するため焼成し、それにより次の層のための適
当な表面を作る。次に誘電体テープを導電体の上に積層
し、バイアを作り、次いで集成体を再焼成する。バイア
を充填し、焼成し、次いで他の導電性層を適用する。こ
の方法を所望の数の層が累積されるまで反復する。

焼成は多層回路の製造工程において最も時間のかかる工
程である。更に焼成の反復が印刷した導電性層に対して
金属化が誘電体層に拡散する傾向があること、又は収縮
が不完全な回路構成を引き起こすことより悪い影響を与
える。従って、集成体を焼成すべき時間の数を最小にす
ることが望ましい。Ｒｅ１ｌｉｃｋは第１Ｂ図に示すよ
うにバイアの形成と充填の間の焼成工程を除くことを示
唆している。彼は第１Ｃ図に示すようにバイアの充填と
誘電体テープへの誘電性層印刷の間の焼成工程を除くこ
と、及び第１０図に示すように鋤焼成工程を除くことを
示唆している。

しかしながら、Ｒｅ１ｌｆｃｋは導電体の印刷と誘電体
テープの導電体への積層の間であるべき第一の焼成工程
を除くことを示唆していない。

Ｒｅ１ｌｉｃｋ法の第一の焼成工程を除（とセラミック
基体と誘電体テープ層との間の積層が不十分となり、そ
のため許容できない多層回路となる。そのような不十分
な積層の一つの原因は導電体の高さである。導電性層を
Ｒｅ１ｌｉｃｋ法におけるように焼成すると、その高さ
は約５０％減少する。導電体に積層する誘電体テープは
この低い断面の焼成した導電性層に対して、高い断面の
未焼成の導電性層に対するよりも容易に適合することが
できる。従って、誘電体テープを適用する前に焼成しな
いのはＲｅ１ｌｔｃｋ法においては接着に悪い影響を与
える。

一般に、積層工程の間の不十分な接着は積層圧力を増加
することにより救済される。しかしながら、Ｒｅ１ｌｉ
ｃｋ法においては単純な圧力増加は不十分な接着の問題
を解決せず、その上部分的に［高圧欠陥（ｈｉｇｈ　ｐ
ｒｅｓｓｕｒｅ　ｄｅｆｅｃｔ）Ｊを作り出す。この欠
陥はでき上った集成体の凹凸の上に積層した層の導電パ
ターンとバイアパターンの正確さを減少させる粗なトポ
グラフィ−と認められる。本発明はこれらの誘電体テー
プの未焼成導電性層への不十分な接着、「高圧欠陥」の
問題を解決し、及び多層回路を形成する場合−つ又は複
数の焼成工程を除くことを可能にする。

発明の要約 本発明は未焼成誘電体テープを未焼成導電体層に積層で
きそれによって厚膜導電性層を利用する多層回路をこれ
までに入手できる方法よりも効率的に製作する方法を提
供するものである。

さらに、本発明によれば多重焼成工程を用いてすぐれた
多層回路が得られる。本発明の製品は寸法安定性がすぐ
れしかも積層された導電性面と誘電体面との接着性が極
めてすぐれている。

第１の態様では、本発明は （ａ）非導電性層に、パターンを有する導電性層を、該
非導電性層にバイアが形成されている場合にはそれと整
合させて適用する工程、（ｂ）誘電体層を前記導電性層
と前記非導電性層の露出部分に真空下に積層する工程、
ここで前記非導電性層と誘電体層の少なくとも１つは場
合によりその中にバイアパターンが形成された未焼成誘
電体テープであって、このテープはパターンを有する導
電性層と整合しているものである、 （ｃ）工程（ｂ）の未焼成誘電体テープにバイアパター
ンが存在しない場合には、パターンを有する導電性層と
整合して未焼成誘電体テープの層を通るバイアを選択さ
れた位置に形成する工程、 （ｄ）工程（ｃ）の集成体を焼成する工程、（ｅ）前記
誘電体テープのバイアに導電性金属化物を充填する工程
、 （ｆ）工程（ｅ）の集成体を焼成する工程、（ｇ）パタ
ーンを有する導電性層をその中のバイアと整合して前記
誘電体テープに適用する工程、および （ｈ）工程（ｇ）の集成体を焼成する工程から順次なる
多層回路を形成する方法に関する。

第２の態様では、本発明は （ａ）電気絶縁性基体にパターンを有する導電性層を適
用する工程、 （ｂ）工程（＝）の集成体を焼成する工程、（ｃ）前記
導電性層と前記基体の露出部分に、場合によりその中に
バイアパターンが形成されそして前記のパターンを有す
る導電性層と整合する未焼成誘電体テープの層を積層す
る工程、（ｄ）工程（ｃ）の未焼成誘電体テープにノ（
イアパターンが存在しない場合には、工程（ｂ）の、（
ターンを有する導電性層と整合して未焼成誘電体テープ
の層を通るバイアを選択された位置に形成する工程、 （ｅ）工程（ｄ）の集成体を焼成する工程、（ｆ）前記
誘電体テープ中のバイアに導電性金属化物を充填する工
程、 （ｇ）工程（ｆ）の集成体を焼成する工程、（ｈ）パタ
ーンを有する導電性層を誘電体テープ層にその中のバイ
アと整合して適用する工程、 （ｉ）工程（ｈ）の集成体を焼成する工程、（ｂ）多層
回路が導電性パターンを有する２層以上を必要とする場
合、所望の数の回路層が得られるまで工程（ｃ）ないし
（ｉ）を順次繰り返す工程 より順次なる多層回路を形成する方法に関する。

さらに、本発明は追加の導電性層と誘電体層が加えられ
そして種々の焼成工程が省略された上記方法に関する。

発明の詳細 な説明者の研究により、未焼成導電性層上の未焼成テー
プの積層によって生じた“高圧欠陥”がセラミック基体
および誘電体テープおよびテープ自体の間に閉じ込めら
れた空気によることが分った。非常に高い圧力下では、
空気は逃げることもできないので“高圧欠陥”の原因と
なる最終製品に気泡を生じる。これらの気泡を除去する
ために、本発明者の発明方法は未焼成誘電体テープを真
空下に積層することを包含している。これはＲｅ１ｌｉ
ｃｋ法、すなわち層集成体（共焼成製品）の端部におけ
る単一の焼成工程およびより広い範囲の適切な積層条件
、例えば高圧を用いる多層回路の製造における最初の焼
成工程の省略を可能にしている。驚（べきことに、最初
の工程を省略し、導電性層および誘電体テープ層を共焼
成すると、製品は導電性層の焼成および誘電体テープ層
の焼成を別々に行なって製造した製品よりなめらかな表
面トポグラフィ−を有している。また高圧、真空下の焼
成または未焼成の導電性層の上の未焼成の誘電体テープ
の積層が低下し、そしである場合には望ましくないエッ
チおよびバイアリップを除去することは予想外のことで
あった。

一般に多層回路は寸法安定法を有する非電導性基体、１
つまたは１つ以上の導電性層および導電性層のそれぞれ
を分離する誘電体テープ層から構成されている。導電性
金属化物を充填したバイアが誘電体テープ中に設けられ
導電性層間の電気的接続を形成する。

多層回路をつくるのに有用な基体は、約８５０〜９５０
℃の典型的な高められた焼成温度およびほぼ６０００ｐ
ｓｉまで高められた積層圧において安定性を保つ任意の
寸法安定性物質である。一般に使用される基体は、電気
的に絶縁性のセラミック物質、例えばアルミナ、焼成し
た誘電体テープおよびセラミックおよび誘電体テープの
焼成した積層物である。

導電性層は、一般に最初の層の場合には基体上に、また
は次にくる層の場合には誘電体テープ上にスクリーン印
刷される。あるいはまた、導電性層は未焼成の誘電体テ
ープにスクリーン印刷され、ついで導電性層が二つの絶
縁層の間に存在するように基体または露出した誘電体テ
ープに積層される。導電性層は、一般に厚膜ペースト状
であり、特定の層に適した回路パターンが印刷される。

スクリーン印刷の代わりに、また導電性層は厚膜ライタ
ーによってすることができる。また上述した技術は薄膜
にも有用である。

未焼成の誘電体テープ層は、積層工程の間、真空を用い
る以外は伝統的な積層技術を用いて導電性層および／ま
たは露出した誘電体表面に積層にされ、最終積層物中に
閉じ込められている空気を除去する。積層の好ましい条
件は、４５〜６５℃の温度、５００〜４０００ｐｓｉの
圧力および水銀の１５〜２４インチの真空である。

誘電体層中のバイアは、テープが所定の場所に積層され
る前または積層工程が完了した後のいずれかに形成され
る。バイアを予め形成させる場合には、任意の好都合の
方法、例えば）（フチ孔あけまたはレーザー孔あけを採
用することができる。

バイアを後で形成させる場合には、レーザー孔あけが特
に好ましい。積層後のレーザー孔あけは、より正確な整
合が相対的に可撓性の誘電体テープより硬質の積層表面
上に可能であるので好ましい。バイアに厚膜導電性ペー
ストを直接スクリーン印刷することにより充填して仕上
ったバイアにすることができる。代わりに後にくる導電
性層のスクリーン印刷の間に充填してもよい。

上記の種々の焼成工程の何れの焼成も典型的には約８５
０℃でほぼ１特間行なわれる。前述の基体、厚膜ペース
ト、誘電体テープ、印刷および積層の方法の全ては当該
分野で良く知られており、多層厚膜回路において容易に
理解されるものである。同様に、本発明の各処理工程は
、真空能力を慣習的な積層装置に与える以外は多層回路
の製造に典型的に使用されている装置で行なうことがで
きる。

本発明の好ましい方法は次の段階から構成されている： （ａ）寸法安定性を有する電気的に絶縁性基体を用意し
； （ｂ）基体上にパターンを有する導電性層を印刷し； （ｃ）未焼成誘電体テープ層を真空下に乾燥導電性層お
よび基体の露出部分に積層し：（ｄ）工程（ｃ）のパタ
ーンを有する導電性層と整合して未焼成誘電体テープの
層を貫通するバイアを選択された位置に形成し； （ｅ）工程（ｄ）のパターンを有する導電性層および工
程（ｃ）の積層誘電体テープを焼成し：（ｆ）前記誘電
体テープ層中のバイアに導電性金属化物を充填し： （ｇ）誘電体テープ層中の充填されたバイアを焼成し： （ｈ）パターンを有する導電性層を誘電体テープ層にそ
の中のバイアと整合して適用し；（ｉ）若しこれが最終
の層であるとするとパターンを有する導電性層を焼成す
るか、または； （ｊ）多層回路が導電性パターンを有する２層以上を必
要とする場合、工程（ｃ）ないし（ｉ）を順次繰り返す
。

各工程の順序は図２Ａの流れ図に示されている。

導電体の印刷と導電体層に未焼成誘電体テープの積層と
の間の焼成段階を省略する鍵は、積層工程の間に集成体
に真空を適用することである。

真空を用いることにより、誘電体テープ中に閉じ込めら
れた空気の排出を可能にする。

従って、高圧を空気を閉じ込めることなく、閉じ込めら
れた空気による不完全な積層の危険を冒すこともなく適
用することができる。積層工程中の高圧縮下でこの空気
は圧力の放出の際に誘電体層に欠陥を生じさせる傾向が
ある。また、各導電性層を焼成するにはほぼ１時間も要
するので焼成工程の省略は、重要な工程の改良である。

多層回路の場合、これにより二層ボードで最低１時間、
４層ボードを製造するのに通常３時間短縮する。また焼
成回数の減少は先の層への損傷を最小化する。

この基本的方法には多（の変法がある。テープを上述の
ような導電性層に適用した後、バイアは選択された位置
へのレーザー孔あけにより誘電体テープ層に形成される
。また、孔は図２Ｂに示すようにテープを導電性層に置
く前に機械またはレーザーでテープ層に孔あけをするこ
ともできる。さらに、この方法は厚膜導電性層で多層回
路をつくるのに使用され、誘電体層は図２０および２Ｄ
のように基体の両側面またはより伝統的な単一側面構造
に適用される。また前記のバイア形成およびバイアへの
充填後の焼成はＲｅ１ｌｉｃｋ法で初めに示したように
いくつかの例で省略することができる。

また積層工程の間、真空を適用することは図２Ｅのよう
に個々の層ごとに焼成する時に有利である。真空の使用
は閉じ込められた空気の問題が解決するので積層の間中
高圧に保つことができる。エツジおよびバイアリップ（
不完全な積層による）は、高い圧力を用いることにより
最小化する。またいくつかの工程では圧力が高くなる程
積層時間はより短かくすることができる。

第３図は第２Ａ図に示したフローチャートの概略図であ
る。堅いアルミナ基体１０にパターンを有する導電性厚
膜ペースト１２をスクリーン印刷する。未焼成誘導体テ
ープ１４を導電体パターン１２の上に積層し、次いで基
体１０を露出する。又は、導電性ペーストを未焼成の誘
電体及び導電体パターンの上に所望のパターンにスクリ
ーン印刷し、次いで基体に積層したテープの表面を露出
する。得られる集成体は一般には５８℃、２、０００ｐ
ｓｉ、及び２０ｉｎ、　Ｈｇで約１分間積層する。

ＣＯ２又はＹＡＧレーザ−ビームを１０〜２０ワツトで
適当な位置に当ててバイア１８を形成する。この時、パ
ターンを有する導電性層と誘電体テープを８５０℃で約
１時間焼成することができる。その結果、平滑なトポグ
ラフィ−の十分に合体した集成体となる。平滑なトポグ
ラフィ−は後に続く導電性層を印刷する場合便利である
。平滑さの程度は導電性パターンを印刷することができ
る正確さに直接影響する。導電体層と誘電体層を順次焼
成するよりも共焼成する方がより平滑なトポグラフィ−
が得られる傾向のあることが認められた。次いでバイア
を導電性ペースト２０で満たし、約８５０℃で約１時間
焼成するか、又はバイアを第一の焼成工程前に満たし、
それによってこの第二の焼成工程の必要性を除くことが
できる。第二の導電性層２２を適用する。簡単な二層回
路の場合、これに続いて最終の焼成を行う。バイア充填
剤は頂部導電体と共に共焼成してもよい。第二の導電性
層の後に一つ又は複数の層が続く場合、積層、焼成、形
成、充填及び焼成の工程を反復する。典型的な三層バイ
ブリドを構成体２４として示す。

第４図は予め形成したバイアを持つ誘電体層を使用する
以外、第３図で詳述したのと同様な方法を示す。積層と
焼成条件は前の実施例と同様である。堅いアルミナ基体
３０に第一の導電性層３２を印刷する。バイア３４が形
成された第一の誘電体層３６を頂部に積層し、次いで共
焼成して十分に合体した集成体３８を形成させる。又は
、導電性ペーストを未焼成の誘電体上にバイアパターン
と整合して所望のパターンをスクリーン印刷し、次いで
導電体パターンとテープの露出した表面を基体に積層す
ることができる。バイアを導電性ペースト４０で充填し
、第二の導電性層４２を適用する。所望なら、バイアは
導電性層、すなわち上述のように未焼成テープに適用す
る場合の第一の導電性層、又は第二の導電性層のいずれ
かを適用する間に充填することもできる。

前の実施例と同様に、二層回路の場合これに続いて最終
焼成を行う。より多数の層の場合、積層、焼成、充填及
び焼成工程を所望の数の層が形成されるまで反復する。

通常の三層バイブリドを構成体４４として示す。

ここに図示し記述する本発明の形体について、好ましい
具体化と種々な変更を本発明の精神と範囲から逸脱する
ことな（作ることができる。

例えば、焼成工程の任意の組合せは最終層を焼成するこ
とを条件として工程から除くことができる。従って、す
べての層を適用した後、全多層集成体を単一の焼成工程
で共焼成することができる。更に、追加の層を積み重ね
る順序は同一構造における他の層の形成に用いた配列と
同じにする必要はない。例えば、三層回路は次の工程の
順序、すなわち （ａ）パターンを有する導電性層を寸法安定な電気絶縁
性基体に適用し、 （ｂ）未焼成誘電体テープを前記導電性層と前記基体の
露出部分を積層して集成体を形成し、（ｃ）前記パター
ンを有する導電性層と整合して前記未焼成誘電体テープ
の層を通る選択された位置にバイアを形成し、 （ｄ）前記集成体の前記誘電体テープ中のバイアに導電
性金属化物を充填し、 （ｅ）前記導電性層が前記バイアパターンと整合するよ
うに予め形成されたバイアパターンを持つ未焼成の誘電
体テープにパターンを有する導電性層を適用し、 （ｆ）前記導電性パターンと前記未焼成テープの露出部
分を導電性層が集成体のバイアパターンと整合するよう
に前記集成体の未焼成テープに積層し、 （ｇ）前記露出したテープ層の前記バイアを充填し、 （ｈ）パターンを有する導電性層を前記バイアパターン
と整合して前記露出したテープ層に適用し、 （ｉ）工程（ｈ）の集成体を焼成することにより製造す
ることができる。

【図面の簡単な説明】

第１八図ないし第１０図は米国特許第４．８０６．　Ｈ
ｉｉｌ１号の方法の４つの態様を図示する流れ図であり
、第２＾図ないし第２Ｅ図は本発明の４つの態様を図示
する流れ図でありそして第３図および第４図は本発明の
好適な態様によって集成された多層回路の略図である。 １０・・・アルミナ基体、１２・・・導電性厚膜ペース
ト、１４・・・未焼性誘電体テープ、１６−・集成体、
Ｉ８・・・バイア、２０・・・導電性ペースト、２２・
・・第２の導電性層、２４・・・構成体、３ｏ・・・ア
ルミナ基体、３２・・・第１の導電性層、３４川バイア
、３６・・・第１の誘電体層、３計・・合体された集成
体、４ｏ・・・導電性ペースト、４２・・・第２の導電
性層、４４・・・構成体。

Claims (1)

1. 【特許請求の範囲】 １）（ａ）非導電性層に、パターンを有する導電性層を
   、該非導電性層にバイアが形成されている場合にはそれ
   と整合させて適用する工 程、 （ｂ）誘電体層を前記導電性層と前記非導電性層の露出
   部分に真空下に積層する工程、ここで前記非導電性層と
   誘電体層の少なくとも１つは場合によりその中にバイア
   パターンが形成された未焼成誘電体テープであって、こ
   のテープはパターンを有する導電性層と整合しているも
   のである、 （ｃ）工程（ｂ）の未焼成誘電体テープにバイアパター
   ンが存在しない場合には、パターンを有する導電性層と
   整合して未焼成誘電体テープの層を通るバイアを選択さ
   れた位置に形成する工程、 （ｄ）工程（ｃ）の集成体を焼成する工程、 （ｅ）前記誘電体テープのバイアに導電性金属化物を充
   填する工程、 （ｆ）工程（ｅ）の集成体を焼成する工程、 （ｇ）パターンを有する導電性層をその中のバイアと整
   合して前記誘電体テープに適用する工程、および （ｈ）工程（ｇ）の集成体を焼成する工程 から順次なる多層回路を形成する方法。 ２）パターンを有する導電性層を非導電性層の両面に適
   用する請求項１の方法。 ３）さらに（ｉ）誘電体テープ層をパターンを有する導
   電性層と誘電体テープ層の露出部分に積層する工程およ
   び （ｊ）工程（ｉ）の集成体を焼成する工程 を含む請求項１の方法。 ４）さらに工程（ｆ）と（ｇ）の間に、（ｆ′）所望の
   数の回路層が得られるまで工程（ａ）から（ｆ）を順次
   繰り返す工程を含む請求項１の方法。 ５）さらに（ｉ）誘電体テープ層をパターンを有する導
   電性層と誘電体テープ層の露出部分に積層する工程およ
   び （ｊ）工程（ｉ）の集成体を焼成する工程 を含む請求項４の方法。 ６）焼成工程（ｄ）および／または（ｆ）が省略される
   請求項１の方法。 ７）焼成工程（ｄ）および／または（ｆ）が省略される
   請求項２の方法。 ８）焼成工程（ｄ）、（ｆ）および（ｈ）のいずれか１
   つまたはそれ以上が省略される請求項３の方法。 ９）焼成工程（ｄ）および（ｆ）のいずれか１つまたは
   それ以上が工程（ａ）ないし（ｇ）のいずれかのサイク
   ルから省略される請求項４の方法。 １０）焼成工程（ｄ）、（ｆ）および（ｈ）のいずれか
   １つまたはそれ以上が工程（ａ）ないし（ｇ）のいずれ
   かのサイクルから省略される請求項５の方法。 １１）非導電性層または誘電体層の１方が未焼成誘電体
   テープでありそして他方が焼成セラミック、焼成誘電体
   テープおよびその組合せよりなる群から選ばれる請求項
   １ないし１０のいずれか１つの方法。 １２）（ａ）電気絶縁性基体にパターンを有する導電性
   層を適用する工程、 （ｂ）工程（ａ）の集成体を焼成する工程、（ｃ）前記
   導電性層と前記基体の露出部分に、場合によりその中に
   バイアパターンが形成されそして前記のパターンを有す
   る導電性層と整合する未焼成誘電体テープの層を積層す
   る工程、 （ｄ）工程（ｃ）の未焼成誘電体テープにバイアパター
   ンが存在しない場合には、工程（ｂ）のパターンを有す
   る導電性層と整合して未焼成誘電体テープの層を通るバ
   イアを選択された位置に形成する工程、 （ｅ）工程（ｄ）の集成体を焼成する工程、（ｆ）前記
   誘電体テープ中のバイアに導電性金属化物を充填する工
   程、 （ｇ）工程（ｆ）の集成体を焼成する工程、（ｈ）パタ
   ーンを有する導電性層を誘電体テープ層にその中のバイ
   アと整合して適用する工程、 （ｉ）工程（ｈ）の集成体を焼成する工程、（ｂ）多層
   回路が導電性パターンを有する２層以上を必要とする場
   合、所望の数の回路層が得られるまで工程（ｃ）ないし
   （ｉ）を順次繰り返す工程 より順次なる多層回路を形成する方法。 １３）パターンを有する導電性層を電気絶縁性基体の両
   面に適用する請求項１２の方法。 １４）さらに（ｋ）誘電体テープ層をパターンを有する
   導電性層と誘電体テープ層の露出部分に積層する工程お
   よび（１）工程（ｋ）の集成体を焼成する工程を含む請
   求項１２の方法。 １５）焼成工程（ｂ）、（ｅ）、（ｇ）および（ｉ）の
   いずれか１つまたはそれ以上が工程のいずれかのサイク
   ルから省略されるが、工程（ｂ）が第１サイクル中に包
   含されそして最後のパターンを有する導電性層が焼成さ
   れる請求項１２の方法。 １６）焼成工程（ｂ）、（ｅ）、（ｇ）および（ｉ）の
   いずれか１つまたはそれ以上が工程のいずれかのサイク
   ルから省略されるが、工程（ｂ）が第１サイクルに包含
   されそして最後のパターンを有する導電性層が焼成され
   る請求項１３の方法。 １７）焼成工程（ｂ）、（ｅ）、（ｇ）および（ｉ）の
   いずれか１つまたはそれ以上が工程のいずれかのサイク
   ルから省略されるが、工程（ｂ）が第１サイクルに包含
   される請求項１４の方法。