JPH0320898B2 - - Google Patents
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- Publication number
- JPH0320898B2 JPH0320898B2 JP57097670A JP9767082A JPH0320898B2 JP H0320898 B2 JPH0320898 B2 JP H0320898B2 JP 57097670 A JP57097670 A JP 57097670A JP 9767082 A JP9767082 A JP 9767082A JP H0320898 B2 JPH0320898 B2 JP H0320898B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- insulating film
- main surface
- wiring
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体素子における耐熱金属からなる
配線構造およびその形成方法に関する。
配線構造およびその形成方法に関する。
ICツエナーのパツケージ構造の一つとして、
従来、第１図に示すように、ダブル・ヒートシン
ク・ダイオード（DHD）構造がある。これはIC
ツエナーを構成した半導体素子１を１対のリード
２の大径部端面間に挟むとともにガラス管３を挿
し込み、さらにこのガラス管３の溶着によつて封
止を行なつた構造となつている。また、半導体素
子１の主面には銀からなるバンプ電極４が形成さ
れ、他面には銀の電極（図示せず）があらかじめ
形成されている。そして、リード端面にはこれら
の両電極が対面しかつ接続される。
従来、第１図に示すように、ダブル・ヒートシン
ク・ダイオード（DHD）構造がある。これはIC
ツエナーを構成した半導体素子１を１対のリード
２の大径部端面間に挟むとともにガラス管３を挿
し込み、さらにこのガラス管３の溶着によつて封
止を行なつた構造となつている。また、半導体素
子１の主面には銀からなるバンプ電極４が形成さ
れ、他面には銀の電極（図示せず）があらかじめ
形成されている。そして、リード端面にはこれら
の両電極が対面しかつ接続される。
ところで、ガラス封止は650℃と高温で行なわ
れる。このため、バンプ電極４の下方に設けられ
る配線層は前記封止温度に充分耐え得る耐熱性の
材質でなければならず、従来はチタン（Ti）層、
パラジウム（Pd）層と順次積み重ねてパターニ
ングしている。また、バンプ電極形成領域のPd
層上にAg層を蒸着によつて設け、その後このAg
層上に厚くAgめつき層を形成した後、加熱によ
つてAgを半球状としてパンプ電極と成している。
れる。このため、バンプ電極４の下方に設けられ
る配線層は前記封止温度に充分耐え得る耐熱性の
材質でなければならず、従来はチタン（Ti）層、
パラジウム（Pd）層と順次積み重ねてパターニ
ングしている。また、バンプ電極形成領域のPd
層上にAg層を蒸着によつて設け、その後このAg
層上に厚くAgめつき層を形成した後、加熱によ
つてAgを半球状としてパンプ電極と成している。
しかし、このような配線構造では、Pdは厚く
なると膜の歪が大きくなるため、シリコン基板に
対するストレスが大きくなり、シリコン基板（ウ
エハ状態での）が反り返つたり、あるいは配線層
が剥離したりする。また、配線層の膜厚が厚くな
ると直接シリコン基板に接触する部分では、シリ
コンとの反応が進み、シリコン基板の表層部に設
けたPN接合を破壊する。
なると膜の歪が大きくなるため、シリコン基板に
対するストレスが大きくなり、シリコン基板（ウ
エハ状態での）が反り返つたり、あるいは配線層
が剥離したりする。また、配線層の膜厚が厚くな
ると直接シリコン基板に接触する部分では、シリ
コンとの反応が進み、シリコン基板の表層部に設
けたPN接合を破壊する。
このため、配線層の厚さはたとえば4000〜5000
〓と薄くしなければならない。しかし、膜厚がこ
のように薄いと、段差部で断線したり、あるいは
電流容量が小さいことによつてサージに対する許
容値が小さい等の欠点がある。
〓と薄くしなければならない。しかし、膜厚がこ
のように薄いと、段差部で断線したり、あるいは
電流容量が小さいことによつてサージに対する許
容値が小さい等の欠点がある。
そこで、配線層の膜厚の増大を図るべく、Ti、
Pdからなる配線層上にAg層を形成する方法が考
えられる。
Pdからなる配線層上にAg層を形成する方法が考
えられる。
しかし、この方法では、Ag層のパターニング
の際のエツチング液に対してAg層はサイドエツ
チされ易い。このため、エツチング時間はAg層
のパターン化ができた時点でエツチングを終了す
るいわゆるジヤストエツチが採用されるが、Ag
層の厚さの不均一等から不所望部分にAgが残留
したりするおそれがあり、Agのエツチング処理
は難しくまた歩留も低い。また、配線層はCVD
（化学気相成長）絶縁膜で被われることが多いが、
この場合、絶縁膜とAgとの熱膨張係数の差が大
きいことから、熱履歴によつて絶縁膜にクラツク
が入り、絶縁膜を設ける本来のパツシベーシヨン
の効果が薄れる。
の際のエツチング液に対してAg層はサイドエツ
チされ易い。このため、エツチング時間はAg層
のパターン化ができた時点でエツチングを終了す
るいわゆるジヤストエツチが採用されるが、Ag
層の厚さの不均一等から不所望部分にAgが残留
したりするおそれがあり、Agのエツチング処理
は難しくまた歩留も低い。また、配線層はCVD
（化学気相成長）絶縁膜で被われることが多いが、
この場合、絶縁膜とAgとの熱膨張係数の差が大
きいことから、熱履歴によつて絶縁膜にクラツク
が入り、絶縁膜を設ける本来のパツシベーシヨン
の効果が薄れる。
したがつて、本発明の目的は耐熱性配線層の膜
厚を厚くすることによつて、電流容量の増大、段
差部での断線防止を図ることにある。
厚を厚くすることによつて、電流容量の増大、段
差部での断線防止を図ることにある。
また、本発明の他の目的は形成方法が簡単でか
つ歩留の高い厚膜耐熱性配線層の形成方法を提供
することにある。
つ歩留の高い厚膜耐熱性配線層の形成方法を提供
することにある。
さらに、本発明の他の目的は、耐熱性配線層上
に設けた絶縁膜にクラツクが入り難い構造の耐熱
性配線構造を提供することにある。
に設けた絶縁膜にクラツクが入り難い構造の耐熱
性配線構造を提供することにある。
このような目的を達成するために本発明は、半
導体基板の主面に直接的または絶縁膜を介して間
接的にTi層およびPd層またはPt層を順次所定パ
ターンに形成した後、主面全域にAg層を形成し、
その後Ag、Ti、PdまたはPtを熱処理によつて合
金化し、さらに、合金化しないAgをエツチング
除去することによつて厚い耐熱性の配線層を形成
するものであつて、以下実施例により本発明を説
明する。
導体基板の主面に直接的または絶縁膜を介して間
接的にTi層およびPd層またはPt層を順次所定パ
ターンに形成した後、主面全域にAg層を形成し、
その後Ag、Ti、PdまたはPtを熱処理によつて合
金化し、さらに、合金化しないAgをエツチング
除去することによつて厚い耐熱性の配線層を形成
するものであつて、以下実施例により本発明を説
明する。
第２図は本発明の一実施例によるDHD形のIC
ツエナー素子における配線構造の形成例を示す各
工程での素子の断面図である。
ツエナー素子における配線構造の形成例を示す各
工程での素子の断面図である。
この実施例のICツエナー素子は、同図ａに示
すように、Ｎ導電型（以下、単にＮ型、また同様
にＰ導電型等は単にＰ型と称す。）のエピタキシ
ヤル層５を主面側に有するＮ型シリコン基板６を
基にして形成されている。すなわち、エピタキシ
ヤル層５の所定領域にはそれぞれ所定の不純物が
拡散されて、P+型領域、Ｐ型領域、Ｎ型領域が
形成され、トランジスタ７のエミツタ領域８、ベ
ース領域９、コレクタ領域１０およびツエナーダ
イオード１１のアノード領域１２、カソード領域
１３がそれぞれ形成されている。また、シリコン
基板６の主面は、エミツタ・ベース領域８，９お
よびアノード・カソード領域１２，１３に対面す
るコンタクト領域を除いて絶縁膜１４で被われて
いる。コンタクト領域は絶縁膜１４を部分的にエ
ツチング除去してコンタクト孔１５を設けること
によつて形成される。
すように、Ｎ導電型（以下、単にＮ型、また同様
にＰ導電型等は単にＰ型と称す。）のエピタキシ
ヤル層５を主面側に有するＮ型シリコン基板６を
基にして形成されている。すなわち、エピタキシ
ヤル層５の所定領域にはそれぞれ所定の不純物が
拡散されて、P+型領域、Ｐ型領域、Ｎ型領域が
形成され、トランジスタ７のエミツタ領域８、ベ
ース領域９、コレクタ領域１０およびツエナーダ
イオード１１のアノード領域１２、カソード領域
１３がそれぞれ形成されている。また、シリコン
基板６の主面は、エミツタ・ベース領域８，９お
よびアノード・カソード領域１２，１３に対面す
るコンタクト領域を除いて絶縁膜１４で被われて
いる。コンタクト領域は絶縁膜１４を部分的にエ
ツチング除去してコンタクト孔１５を設けること
によつて形成される。
このような素子１６において、耐熱性配線構造
を形成する場合には、同図Ｂで示すように、シリ
コン基板６の主面にそれぞれ数千Åの厚さにTi
層１７、Pd層１８を蒸着によつて形成するとと
もに、常用のフオトエツチング技術によつて所望
の形状の配線層とする。その後、再び蒸着を行つ
てシリコン基板６の主面全域をAg層１９で被う。
このAg層１９はたとえば5000Åと厚く、Ti層１
７、Pd層１８を加えての厚さはたとえば10000Å
を越えるようになつている（たとえば、Ti層１
７は2200Å、Pd層１８は3500Å）。
を形成する場合には、同図Ｂで示すように、シリ
コン基板６の主面にそれぞれ数千Åの厚さにTi
層１７、Pd層１８を蒸着によつて形成するとと
もに、常用のフオトエツチング技術によつて所望
の形状の配線層とする。その後、再び蒸着を行つ
てシリコン基板６の主面全域をAg層１９で被う。
このAg層１９はたとえば5000Åと厚く、Ti層１
７、Pd層１８を加えての厚さはたとえば10000Å
を越えるようになつている（たとえば、Ti層１
７は2200Å、Pd層１８は3500Å）。
つぎに、この素子１６に対して450℃で10分間
熱処理を施こし、Ti、Pd、Agの三元合金化を図
り、合金層２０を形成する。合金層２０は同図ｃ
で示すように、Ag層の下方から4500Å程度の深
さに迄達して形成される。なお、処理時間を長く
すれば、合金化はAg層の表面に迄達する。また、
最下層のTi層の下層も同様に合金化されない部
分が存在しているかも知れないが、説明の便宜
上、全体を合金層として図示する。また、合金化
の処理温度450℃は、シリコン基板表層部に生じ
るシリサイドが深くなつたり、あるいはシリコン
が上層のPd層１８に浸入してシリコンを含む合
金層が形成されない上限温度550℃に対して決定
した。この結果、この合金化処理によつて、たと
えば、浅いPN接合であつても接合は破壊される
ことはなく、また、シリコンを含む合金層の存在
によるリーク電流の増大は防止できる。
熱処理を施こし、Ti、Pd、Agの三元合金化を図
り、合金層２０を形成する。合金層２０は同図ｃ
で示すように、Ag層の下方から4500Å程度の深
さに迄達して形成される。なお、処理時間を長く
すれば、合金化はAg層の表面に迄達する。また、
最下層のTi層の下層も同様に合金化されない部
分が存在しているかも知れないが、説明の便宜
上、全体を合金層として図示する。また、合金化
の処理温度450℃は、シリコン基板表層部に生じ
るシリサイドが深くなつたり、あるいはシリコン
が上層のPd層１８に浸入してシリコンを含む合
金層が形成されない上限温度550℃に対して決定
した。この結果、この合金化処理によつて、たと
えば、浅いPN接合であつても接合は破壊される
ことはなく、また、シリコンを含む合金層の存在
によるリーク電流の増大は防止できる。
つぎに、同図ｄで示すように、エツチングによ
つてAg層１９を取り除くとともに、シリコン基
板６の主面に所望形状にフアイナルパツシベーシ
ヨン膜２１を形成し、主面に銀からなるバンプ電
極４を、他面に銀からなる電極２２を形成するこ
とによつて、DHD形のICツエナー素子１６を製
造する。
つてAg層１９を取り除くとともに、シリコン基
板６の主面に所望形状にフアイナルパツシベーシ
ヨン膜２１を形成し、主面に銀からなるバンプ電
極４を、他面に銀からなる電極２２を形成するこ
とによつて、DHD形のICツエナー素子１６を製
造する。
このようなTi−Pd−Agの合金層２０からなる
配線層を有する素子にあつては、つぎのような効
果を奏する。
配線層を有する素子にあつては、つぎのような効
果を奏する。
(1) 配線層の厚さは約10000Åと厚いことから、
段差部分でのステツプカバレツジが良好とな
り、断線が起きなくなるとともに、電流容量が
大きくなることからサージに対する許容値が大
きく、歩留の向上が図れる。
段差部分でのステツプカバレツジが良好とな
り、断線が起きなくなるとともに、電流容量が
大きくなることからサージに対する許容値が大
きく、歩留の向上が図れる。
(2) 従来のように、Ti、Pd、Agの三層配線構造
を形成する場合に、Ag層のパターン化処理は
工数が高く歩留の低いフオトリソグラフイ作業
を必要とするが、この実施例では熱処理および
マスキングを行なわないエツチングによつてパ
ターン化ができることから、工数の軽減が図
れ、かつ歩留が向上する。
を形成する場合に、Ag層のパターン化処理は
工数が高く歩留の低いフオトリソグラフイ作業
を必要とするが、この実施例では熱処理および
マスキングを行なわないエツチングによつてパ
ターン化ができることから、工数の軽減が図
れ、かつ歩留が向上する。
(3) 合金層は耐酸性（実験にて実証済）であるこ
とから、内部下層に残略するかも知れない耐エ
ツチング性の低いTi層のエツチングを防止で
きる。
とから、内部下層に残略するかも知れない耐エ
ツチング性の低いTi層のエツチングを防止で
きる。
(4) 合金層からなる配線層はCVD−PSG（リンガ
ラス）等の絶縁膜と熱膨張係数が近似してい
る。このため、従来のような配線層上の絶縁膜
が配線層との間の熱ストレスによつてクラツク
が入る等の好ましくない現象は生じない。
ラス）等の絶縁膜と熱膨張係数が近似してい
る。このため、従来のような配線層上の絶縁膜
が配線層との間の熱ストレスによつてクラツク
が入る等の好ましくない現象は生じない。
(5) この実施例ではコンタクト領域でのシリサイ
ドの成長は大きくないことから、浅いPN接合
を有する素子への適用ができるばかりでなく、
平行方向へのシリサイドの成長も小さいことか
ら、高集積化も可能となり、また逆に素子サイ
ズの小型化も図れる。
ドの成長は大きくないことから、浅いPN接合
を有する素子への適用ができるばかりでなく、
平行方向へのシリサイドの成長も小さいことか
ら、高集積化も可能となり、また逆に素子サイ
ズの小型化も図れる。
なお、本発明は前記実施例に限定されない。た
とえば、Pdに代えてPt（白金）を使用しても同様
な効果が得られる。
とえば、Pdに代えてPt（白金）を使用しても同様
な効果が得られる。
また、本発明はDHD構造以外の半導体素子、
IC等における素子にも適用できる。
IC等における素子にも適用できる。
以上のように、本発明によれば耐熱性配線層の
膜厚が厚いことから、段差部での断線防止が図れ
るとともに、電流容量の増大が図れる。また、配
線層は絶縁膜と熱膨張係数が近似していることか
ら、配線層上の絶縁膜には熱ストレスによるクラ
ツクが発生したりしない。この結果、素子特性の
低下を防止できる。
膜厚が厚いことから、段差部での断線防止が図れ
るとともに、電流容量の増大が図れる。また、配
線層は絶縁膜と熱膨張係数が近似していることか
ら、配線層上の絶縁膜には熱ストレスによるクラ
ツクが発生したりしない。この結果、素子特性の
低下を防止できる。
さらに、本発明の方法によれば、厚膜耐熱性配
線層を簡単かつ高歩留で形成することができる。
線層を簡単かつ高歩留で形成することができる。
第１図はDHD形ICツエナーを示す断面図、第
２図ａ〜ｄは本発明の一実施例によるICツエナ
ー素子の耐熱性配線層の形成方法を示す各工程に
おける素子の状態を示す断面図である。 ４……バンプ電極、６……シリコン基板、７…
…トランジスタ、８……ツエナーダイオード、１
４……絶縁膜、１６……素子、１７……Ti層、
１８……Pd層、１９……Ag層、２０……合金
層、２１……フアイナルパツシベーシヨン膜。
２図ａ〜ｄは本発明の一実施例によるICツエナ
ー素子の耐熱性配線層の形成方法を示す各工程に
おける素子の状態を示す断面図である。 ４……バンプ電極、６……シリコン基板、７…
…トランジスタ、８……ツエナーダイオード、１
４……絶縁膜、１６……素子、１７……Ti層、
１８……Pd層、１９……Ag層、２０……合金
層、２１……フアイナルパツシベーシヨン膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体素子を構成するための半導体基板の主
面上に形成される配線構造がTi、Pd、Agまたは
Ti、Pt、Agからなる合金層からなつていること
を特徴とする半導体素子。 ２ 半導体素子を構成するための半導体基板の主
面上に形成される配線構造がTi、Pd、Agまたは
Ti、Pt、Agからなる合金層からなり、前記合金
層の配線上に絶縁膜が形成されてなることを特徴
とする半導体素子。 ３ 半導体基板の主面に直接的およびまたは絶縁
膜を介してTiの下層と、PdまたはPtの上層とを
積層し、これらを所定パターンに形成する工程
と、半導体基板の主面全域にAg層を形成する工
程と、前記Ag層のAgとAg層の下層のPdまたは
Pt、ならびにTiが相互に反応して三元合金とな
る熱処理を施す工程と、前記半導体基板の主面の
Ag層をエツチング除去する工程とを有する半導
体素子の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57097670A JPS58215056A (ja) | 1982-06-09 | 1982-06-09 | 半導体素子およびその形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57097670A JPS58215056A (ja) | 1982-06-09 | 1982-06-09 | 半導体素子およびその形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58215056A JPS58215056A (ja) | 1983-12-14 |
| JPH0320898B2 true JPH0320898B2 (ja) | 1991-03-20 |
Family
ID=14198460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57097670A Granted JPS58215056A (ja) | 1982-06-09 | 1982-06-09 | 半導体素子およびその形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58215056A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012248795A (ja) | 2011-05-31 | 2012-12-13 | Toshiba Corp | 半導体発光素子およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4740148A (ja) * | 1968-11-04 | 1972-10-11 |
-
1982
- 1982-06-09 JP JP57097670A patent/JPS58215056A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58215056A (ja) | 1983-12-14 |
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