JPH03209916A - 位相ロックループ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は位相ロックループ回路（以下、ＰＬＬとも言
う）、特に電源を印加した時点から出力周波数が安定化
するまでの時間（以下、この時間を立ち上がり時間と言
う）の短縮に関するものである。。

［従来の技術］ 第２図は周波数変調波の送信に用いられる従来のＰＬＬ
の構成を示すブロック図で、図において（１）は変調信
号、（２）は積分器、（３）は加算器、（４）はローパ
スフィルタ（以下、ＬＰＦと略記する）、（５）は電圧
制御発振器（以下、■ｃｏと略記する）、（６）は基準
発振器（以下、ＸＯと略記する）、（７）は位相検波器
、（８）。

（９）はそれぞれ分周器で、その分周比Ｍ、Ｎはそれぞ
れ外部から設定できる可変数となっている。

なお位相検波器（７〉２分周器（８）１分周器（９）は
、通常１個のＩＣで構成されており、図に示す点線内を
総称してＩＣ回路（１０）ということとする。（１１）
は出力を示す。

この発明において問題とするところは、ＰＬＬに電源を
印加してから後のＶＣＯ（５）の発振周波数が安定化す
るまでの時間、すなわちＰＬＬの立ち上がり時間であり
、ＰＬＬが立ち上がるまでは変調信号（１）が入力され
ることはないので、以下の説明においては変調信号（１
）、積分器く２）に関する説明は省略する。

ＰＬＬの特性は、入力信号〔この場合位相検波器（７）
に入力する分周器（８）の出力周波数ｆｉとする〕の変
動が、出力信号〔この場合分周器（９〉の出力周波数ｆ
Ｏとする〕に、どのように伝達されるかを示す伝達関数
によって表すことができるが、この伝達関数を得るため
の方法として、入力信号をステップ関数状に変化させ、
出力信号がどのような波形になるかを観察している。

第３図はこのようなＰＬＬの伝達特性を示す波形図で、
図において横軸は時間ｔの経過、縦軸はｆｉ、ｆｏの値
を示す。

ｆｉのステップ状の変化に対し、通常ｆｏは減衰振動の
経過をたどってｆｉに追随するように伝達特性が定めも
れている。そしてＰ　Ｌ　Ｉ−の自然周波数とダンピン
グファクタとは、ＰＬＬの伝達特性から定義される定数
であるが、第３図に示す減衰振動の周波数を自然周波数
で表し、その減衰度をダンピングファクタで表すことが
できる。

第３図（ａ）は自然周波数が低い場合、同図（ｂ〉は自
然周波数が高い場合を示し、そのダンピングファクタは
第３図（ａ）、（ｂ）共に自然周波数の１，２サイクル
で過度状態が終わる程度に定められている。

第２図に示すＰＬＬをディジタルテレメータ送信機に使
用する場合について考えてみると、チャネル設定の必要
上から、ｆｉは５ｋＨｚ程度に定められ、自然周波数は
このｆｉに対し十分低い値（例えば１０Ｈｚ）に設定し
である。そしてＬＰＦ（４）はこの１０Ｈｚの自然周波
数は減衰なく通過させるが、５ｋＨｚのｆｉは十分に減
衰するような特性に設定されている。このような意味で
ｆｉを比較周波数といい、ＬＰＦ　（４）を比較周波数
除去フィルタという場合がある。

ＬＰＦ　（４）においてｆｉの５ｋＨｚが十分に除去さ
れていないと、ＶＣＯ（５）から５ｋＨｚで周波数変調
された出力（１１）が送出され、出力（１１）中にＮＸ
ｆｏを中心とした、５ｋＨｚセパレーシヨンのスプーリ
アス周波数が含まれる結果となる。

［発明が解決しようとする課題］ 上記のような従来の位相ロックループ回路は以上のよう
に構成され動作するが、自然周波数が低く（例えば１０
Ｈｚ）、従ってｆＯが安定化するまでの時間が長過ぎる
という問題がある。

すなわちディジタルテレメータでは、多数の送信局が同
一電波を使用しているので、１送信局に割り当てる送信
時間をなるべく短くする必要があり、そ、のためにＰＬ
Ｌの立ち上がり時間をなるべく短くしなければならない
が、第３図（ａ）の場合において自然周波数が１０Ｈｚ
程度、ダンピン５ グツアクタが１．００程度であるとすると、電源が印加
されてからｆＯが安定化するまでは（すなわちＶＣＯの
発振周波数が安定化するまでは）、１５０〜２００ｍ５
程度の時間が必要になるという問題点があった。

この発明はかかる課題を解決するためになされたもので
、立ち上がり時間の短い位相ロックループ回路を得るこ
とを目的としている。

［課題を解決するための手段］ この発明にかかる位相ロックループ回路は、送信開始の
ために電源を投入してから所定時間が経過するまでの間
、自然周波数を上昇させると共にＬＰＦの自然周波数に
対する減衰を低減させることとしたものである。

［作用］ この発明の位相ロックループ回路においては、送信開始
のために電源を投入してから所定時間が経過するまでの
間、自然周波数を上昇させると共にＬＰＦの自然周波数
に対する減衰を低減させることにより、自然周波数が高
くなっている間にＶ６ ＣＯの出力周波数を安定化させることが可能となる。

Ｕ実施例コ 以下、この発明の実施例を図面を用いて説明する。第１
図はこの発明の一実施例を示すブロック図で、図におい
て第２図と同一符号は同一または相当部分を示し、ＳＷ
Ｉ、ＳＷ２．ＳＷ３はそれぞれ切り換えスイッチ、（３
ｏ）は演算増幅器、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５は演
算増幅器（３０）と共に加算器（３）を構成している抵
抗、Ｃ１はフィードバック回路のコンデンサ、Ｒ１１は
Ｒ１と並列に接続された抵抗、Ｒ１３はＲ３と並列に接
続された抵抗を示す。

それぞれノスイッチＳＷＩ、ＳＷ２．ＳＷ３は、互いに
連動して電源が印加された後の数十ｍｓの間だけオン状
態となるように制御される。なお、これらのスイッチを
制御する制御回路は、図面では省略しているが、従来よ
り公知のどのような回路を使用してもよい。

またＰＬＬの自然周波数を上昇させるためには、ＰＬＬ
中の、どの回路定数を変化させてもよいが、第１図に示
す回路では加算器（３）内の各抵抗の抵抗値を変化させ
ることとし、Ｒ１，Ｒ１１，Ｒ３、Ｒ１３の値を適当に
選択しておき、スイッチＳＷＩ、ＳＷ２がオン状態のと
きの自然周波数を８０Ｈｚ、ＳＷｌ、、ＳＷ２がオフ状
態のときの自然周波数を１０Ｈｚに設定している。

スイッチＳＷＩ、ＳＷ２がオン状態の間は、スイッチＳ
Ｗ３もオン状態となり、ＬＰＦ（４）の数段を短絡して
、そのカットオフ周波数を上昇させて８０Ｈｚの自然周
波数を通過させる。

但し、スイッチＳＷ３がオンの状態の場合には、加算器
（３）からの出力の５ｋＨｚ成分も十分には減衰されず
、出力（１１）にスプーリアスが含まれることになるが
、短時間の後にスイッチＳＷ３がオフ状態となり、この
スプーリアスを消滅させることができる。

このようにしてスイッチＳＷＩ、ＳＷ２．ＳＷ３がオン
の状態におけるダンピングファクタを０．７０７、オフ
の状態におけるダンピングファクタを１．００とするこ
とができる。

この発明は以上のようにして、立ち上がり時間を８０ｍ
５程度に短縮し、且つ立ち上がり後の動作中の特性を従
来通りの特性としている。

［発明の効果］ この発明は以上説明したように、送信開始のために電源
を投入してから所定時間が経過するまでの間、自然周波
数を上昇させると共にＬＰＦの自然周波数に対する減衰
を低減させることにより、立ち上がり時間を高速化でき
るという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は従来の回路を示すブロック図、第３図はＰＬＬの伝達
特性を示す波形図。 ３・・・加算器、４・・・ＬＰＦ、５・・・ＶＣＯ５６
・・・基準発振器、７・・・位相検波器、８．９・・・
それぞれ分周器、１０・・・ＩＣ回路、１１・・・出力
、ＳＷＩ、ＳＷ２．ＳＷ３・・それぞれスイッチ、Ｒ１
，Ｒ１１，Ｒ３，Ｒ１３・・・それぞれ抵抗。 なお、 各図中同一符号は同一または相当部分をｉｏ−

Claims (1)

1. 【特許請求の範囲】 ＶＣＯ（電圧制御発振器）の発振周波数の１／Ｎの周波
   数と基準発振器の発振周波数の１／Ｍの周波数との位相
   差を位相検波器により位相検波し、この位相検波器の出
   力をローパスフィルタを通して上記ＶＣＯの制御電圧と
   することによって上記ＶＣＯの出力位相を上記基準発振
   器の出力位相に同期する位相ロックループ回路において
   、 回路に電源を印加した時点から予め定められた時間の間
   だけ、位相ロックループの伝達特性から定義される自然
   周波数を上昇させ、かつ上記伝達特性から定義されるダ
   ンピングファクタを適当な値に保ち、さらに上昇させた
   自然周波数に対し上記ローパスフィルタが過大な減衰を
   与えないように上記ローパスフィルタのカットオフ周波
   数を高くするように回路定数を変更することにより、当
   該回路に電源を印加した後の上記ＶＣＯの発振周波数が
   安定化するまでの時間を短縮したことを特徴とする位相
   ロックループ回路。