JPH0321031A - Semiconductor device and its manufacture - Google Patents
Semiconductor device and its manufactureInfo
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- JPH0321031A JPH0321031A JP1154909A JP15490989A JPH0321031A JP H0321031 A JPH0321031 A JP H0321031A JP 1154909 A JP1154909 A JP 1154909A JP 15490989 A JP15490989 A JP 15490989A JP H0321031 A JPH0321031 A JP H0321031A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体装置、特にリセス段か２段に構或さ
れたゲート・リセス構造を有し、且つＴ型ゲート電極を
具えた電界効果トランシスタ及びその製造方法に関する
ものである。Detailed Description of the Invention (Field of Industrial Application) The present invention relates to a semiconductor device, particularly a field effect semiconductor device having a gate recess structure configured in recess stages or two stages, and having a T-shaped gate electrode. The present invention relates to a transistor and a method for manufacturing the same.
（従来の技術）
第４図は従来の２段リセス構造およびＴ型ゲート電極を
具備した半導体装置の主要部の断面構造を示し、第３図
は第４図の半導体装置の製造工程を示す。第４図で、Ｇ
ａＡｓ基板（２）の上にはイオン注入その他の方法によ
り活性層（４）か形成され、該活性層（４）の上面には
幅かＷＧＳの上段ゲート・ソースリセス段（６）、幅が
ｗａｎの上段ゲート・ドレインリセス段（８）、および
幅がＷ６の下段リセス段（ｌＯ）が形成されている。下
段リセス段（１０）にはＴ型ゲート電極（１２）の先端
部（１４）が接触している。先端部（１４）の幅、つま
りゲート長は文．、上段リセス段（ｌ６）全体の幅はＷ
とする。また、一般にトランジスタの特性を向上させる
ためにＴ型ゲート電極（１２）か設けられる下段リセス
段（ｌＯ）はソース電極側にオフセットされ、Ｗａｓ
＜ Ｗｃｏとなる位置関係で形成されている。(Prior Art) FIG. 4 shows a cross-sectional structure of the main part of a conventional semiconductor device having a two-stage recess structure and a T-shaped gate electrode, and FIG. 3 shows a manufacturing process of the semiconductor device shown in FIG. In Figure 4, G
An active layer (4) is formed on the aAs substrate (2) by ion implantation or other method, and on the upper surface of the active layer (4) there is a WGS upper gate/source recess step (6) with a width of wan. An upper gate/drain recess stage (8) and a lower recess stage (lO) having a width of W6 are formed. The lower recessed stage (10) is in contact with the tip (14) of the T-shaped gate electrode (12). The width of the tip (14), that is, the gate length, is as follows. , the entire width of the upper recessed stage (l6) is W
shall be. In addition, the lower recess stage (lO), in which a T-shaped gate electrode (12) is generally provided in order to improve the characteristics of a transistor, is offset toward the source electrode side, and the Was
<Wco.
？に、第４図の半導体装置の製造方法を第３図によって
説明する。? Next, a method for manufacturing the semiconductor device shown in FIG. 4 will be explained with reference to FIG.
第３図（ａ）に示すようにＧａＡｓ基板（２） ｌにイ
オン注入その他の方法により活性層（４）を形成し、該
活性層（４）ｌにダミーゲート形成用窒化膜Ｎ（１８）
を堆積する。ダ載一ゲート形成用窒化膜（１８）上に上
段リセス段を形成するためのボシ型レシス｝− （２０
）をパターニングする。As shown in FIG. 3(a), an active layer (4) is formed on the GaAs substrate (2) by ion implantation or other method, and a nitride film N (18) for forming a dummy gate is formed on the active layer (4).
Deposit. A boss type resist for forming an upper recess stage on the nitride film (18) for gate formation}- (20
) pattern.
次に第３図（ｂ）に示すように、ボジ型レジスト（２０
）のパターンを利用してタミーゲー１〜形成用窒化膜（
１８）の一部を化学エッチングーで除去した後、活性層
（４）を同しく化学エッチンクてリセスエッチンク処理
して幅Ｗ′６のダミーゲート部（２２）と、幅Ｗ′６５
の上段ゲート・ソースリセス段形成用開口部（２４）と
、幅ｗ’ｃｏの上段ゲート・ドレインリセス段形成用開
口部（２６）とを形成する。この場合、ｗ’ｃｓ＜ｗ’
ｃｏとなるように上記各上段リセス段形成用開口部の寸
法か定■められている。Next, as shown in FIG. 3(b), a positive resist (20
) using the pattern of tammy game 1 ~ formation nitride film (
After removing a part of 18) by chemical etching, the active layer (4) is also chemically etched and recessed to form a dummy gate part (22) with a width W'6 and a dummy gate part (22) with a width W'65.
An opening for forming an upper gate/source recess stage (24) and an opening for forming an upper gate/drain recess stage (26) having a width w'co are formed. In this case, w'cs<w'
The dimensions of each of the above-mentioned upper recess stage forming openings are determined so that
次に第３図（ｃ）に示すように前記ボジ型レジスト（２
０）とダミーゲート形成用窒化膜（ｌ８）とを除去した
後、表面に上記ダミーゲート部（２２）、上段ゲート・
ゾースリセス段形成用開口部（２４）、上段ゲート・ド
レインリセス段形成用開口部（２６）が形成された活性
層（４）上に窒化膜（２８）を形成する。さらに窒化膜
（２８）上にＴ型ゲート電極（１２）の頭部を形成する
ためのレジスト（３０）を形成し、該レジス｝− （３
０）にＴ型ゲート電極頭部形成用開口郁（３２）を形成
する。Next, as shown in FIG. 3(c), the positive resist (2
After removing the nitride film (l8) for forming the dummy gate, the dummy gate part (22) and the upper gate part are formed on the surface.
A nitride film (28) is formed on the active layer (4) in which the opening (24) for forming the lower gate recess stage and the opening (26) for forming the upper gate/drain recess stage are formed. Furthermore, a resist (30) for forming the head of the T-shaped gate electrode (12) is formed on the nitride film (28).
0), an opening (32) for forming a T-shaped gate electrode head is formed.
次に第３図（ｄ）に示すようにレジスト（３０）の開口
部（３２）より窒化膜（２８）を化学エッチンク等でエ
ッチングしてダミーゲート部（２２）の頭出し部（３４
）を露出させる。Next, as shown in FIG. 3(d), the nitride film (28) is etched through the opening (32) of the resist (30) using chemical etching or the like, so that the beginning part (34) of the dummy gate part (22) is etched.
) to expose.
次に第３図（ｅ）に示すように窒化膜（２８）をマスク
として活性層（２）を化学エッチング等でエッチングし
て幅Ｗ。の下段リセス部（１０）を形成し、これによっ
て同時に幅ＷａＳの上段ゲート・ソースリセス段（６）
と幅ＷＣＯの上段ゲート・ドレインリセス段（８）とか
形成される。これによって、上段リセス段（１６）全体
の幅かＷ、下段リセス段（１０）の幅かＷ６て、Ｗ６、
＜．Ｗａｎ の位置関係により、ゲート・ソース間隔
をゲート・トレイン間隔よりも狭くしたオフセット式の
２段ゲート・リセス構造が得られる。Next, as shown in FIG. 3(e), the active layer (2) is etched to a width W by chemical etching using the nitride film (28) as a mask. A lower recess (10) with a width of WaS is formed, thereby simultaneously forming an upper gate/source recess (6) with a width of WaS.
An upper gate/drain recess stage (8) having a width WCO is formed. As a result, the width of the entire upper recessed stage (16) is W6, the width of the lower recessed stage (10) is W6,
<． The positional relationship of Wan provides an offset two-stage gate recess structure in which the gate-source spacing is narrower than the gate-train spacing.
次に第３図（ｆ）に示すようにＴ型ゲート電極（１２）
、ゲート金属（３８．１） ， （３８ｂ’）を蒸着等
の方法て形成し、続いてリフ１〜オフ等の方法てゲー１
〜金属（３８ａ） ． （３８ｂ） ．およびレジスト
（３０）を除去し、最後に窒化膜（２８）を化学エッチ
ングで除去する事によって第４図に示すゲート電極先端
部（１４）の長さか文、のオフセット式２段リセスＴ型
ケート電極構造の電界効果トランジスタが得られる。Next, as shown in FIG. 3(f), a T-shaped gate electrode (12) is formed.
, gate metals (38.1) and (38b') are formed by a method such as vapor deposition, and then gate metals (38.1) and (38b') are formed by a method such as riff 1 to off.
~Metal (38a). (38b). By removing the resist (30) and finally the nitride film (28) by chemical etching, an offset two-stage recessed T-shaped gate with the length of the gate electrode tip (14) shown in FIG. 4 is formed. A field effect transistor with an electrode structure is obtained.
従来の電界効果トランジスタは上記のように構成されて
いるので、Ｔ型ゲート電極（ｌ２）の頭部（４０）と活
性層（４）に形成された各上段リセス段（６） ． （
８）との間の間隔が非常に狭くなり、このためこの間に
異物が残留すると耐圧が著しく低下し、また寄性容量が
大きくなり、電界効果トランジスタの信頼性、性能か低
下するという欠点かある。Since the conventional field effect transistor is constructed as described above, each upper recess stage (6) . (
8), and if foreign matter remains between them, the withstand voltage will drop significantly and the parasitic capacitance will increase, resulting in a decrease in the reliability and performance of the field effect transistor. .
この発明は、Ｔ型ゲート電極の頭部と活性層、特に上記
頭部と活性層の各上段リセス段との間のＩｌｌ隔を広く
することにより、上述のような従来の電界効果トランジ
スタの欠点を解消した電界効果トランシスタを提供する
ことを目的とする。The present invention solves the above-mentioned drawbacks of conventional field effect transistors by widening the Ill distance between the head of the T-shaped gate electrode and the active layer, particularly between the head and each upper recess stage of the active layer. An object of the present invention is to provide a field effect transistor that eliminates the problem.
（課題を解決するための手段）
この発明による電界効果トランジスタは、ダミーゲート
形戊用の窒化膜を薄く形成し、該窒化膜上に例えば他の
窒化膜からなる絶縁膜を堆積して，窒化膜と絶縁膜との
総厚みを厚くすることにより、ゲート長が短かく且つゲ
ート電極の頭部と活性層の各上段リセス段との間の間隔
を拡大して構威されている。(Means for Solving the Problems) A field effect transistor according to the present invention is provided by forming a thin nitride film for use as a dummy gate type, depositing an insulating film made of, for example, another nitride film on the nitride film, and depositing a nitride film on the nitride film. By increasing the total thickness of the film and the insulating film, the gate length can be shortened and the distance between the top of the gate electrode and each upper recessed stage of the active layer can be increased.
（作 用）
この発明による電界効果トランジスタにおいては、ゲー
ト電極と活性層の各上段リセス段との間の間隔か従来の
電界効果トランジスタに比して窒化膜上に堆積される絶
縁膜の厚みに相当する分たけ広くなるから、耐圧向上、
寄性容量の減少か実現される。(Function) In the field effect transistor according to the present invention, the spacing between the gate electrode and each upper recessed stage of the active layer or the thickness of the insulating film deposited on the nitride film, compared to the conventional field effect transistor, Since it is correspondingly wider, the withstand voltage is improved,
A reduction in parasitic capacitance is achieved.
以下、この発明の電界効果トランシスタの構造およびそ
の製造方法を第１図（ａ）乃至（ｆ）および第２図を参
照して説明する。Hereinafter, the structure of the field effect transistor of the present invention and its manufacturing method will be explained with reference to FIGS. 1(a) to (f) and FIG. 2.
第１図（ａ）と第１図（ｂ）は第３図（ａ） ． （ｂ
）と全く同様の工程で、従来と同様に幅Ｗ′６のダミー
ゲート部（２２）と、幅Ｗ’ＧＳの上段ゲート・ソース
リセス段形成用開口部（２４）と、幅Ｗ’ＧＯの上段ゲ
ート・ドレインリセス段形成用開口部（２６）とが形成
される。また、Ｗ’ＧＳとｗ’ａｎとの関係は従来と同
様にＷ’ｃｓ＜ Ｗ’ｃｏとなるように設定されている
。Figures 1(a) and 1(b) are similar to Figure 3(a). (b
), similarly to the conventional method, a dummy gate part (22) with a width W'6, an opening for forming an upper gate/source recess stage (24) with a width W'GS, and an upper stage with a width W'GO are formed. An opening (26) for forming a gate/drain recess step is formed. Further, the relationship between W'GS and w'an is set so that W'cs<W'co as in the conventional case.
次に第１図（Ｃ）に示すようにボシ型レジスト（２０）
を除去した後、ダジーゲ−１ヘ形成用窒化膜（ｌ８）を
犯すことのないエッチャントで化学エッチンクされる絶
縁膜として例えば別の窒化膜（４２）を上記の各上段リ
セス段形成用開口部（２４）、（２６）、およびダよー
ゲート形成用窒化膜（１８）上に堆積する。そして、窒
化膜（４２）上にＴ型ゲート電極（６０）（第２図）の
頭部を形成するためのレジスト（４４）を形成し、該レ
ジスト（４４）にＴ型ゲート電極頭部形成用開口部（４
６）を形成する。Next, as shown in FIG. 1(C), a boss-type resist (20) is applied.
After removing the nitride film (42), for example, another nitride film (42) is chemically etched using an etchant that does not damage the nitride film (18) for forming the nitride film (18) in the above-mentioned openings (18) for forming the upper recessed stage. 24), (26), and the nitride film (18) for forming a gate. Then, a resist (44) for forming the head of the T-shaped gate electrode (60) (Fig. 2) is formed on the nitride film (42), and the T-shaped gate electrode head is formed on the resist (44). opening (4
6) Form.
次に第１図（ｄ）に示すようにレジスト（４４）の開口
１ｍ （４６）を通して窒化膜（４２）を例えば化学エ
ッチングてエッチングして、夕くーゲート形成用窒化膜
（ｌ８）の頭出し部（４８）を露出させる。このとき、
ダミーゲート形成用窒化膜（１８）は犯されず、そのま
ま残る。Next, as shown in FIG. 1(d), the nitride film (42) is etched, for example, by chemical etching, through the 1m opening (46) of the resist (44), and then the nitride film (18) for gate formation is exposed. portion (48) is exposed. At this time,
The dummy gate forming nitride film (18) is not damaged and remains as it is.
次に第ｌ図（ｄ）に示すダミーゲート形成用窒化脱（１
８）の頭出し部（４８）を化学エッチングで除去し、続
いて活性層（４）を化学エッチングでエッチンクして第
１図（ｅ）に示すような幅ｗＧの下段リセス段（１０）
を形成する。この下段リセス段（１ｏ）の形成と同時に
幅ＷａＳの上段ゲート・ソースリセス段（６）と幅ｗａ
ｎの上段ゲート・ドレインリセス段（８）とか形成され
る。Next, the nitridation process (1
8) is removed by chemical etching, and then the active layer (4) is etched by chemical etching to form a lower recess step (10) with a width wG as shown in FIG. 1(e).
form. At the same time as this lower recess stage (1o) is formed, the upper gate/source recess stage (6) with a width WaS and a width WaS are formed.
An upper gate/drain recess stage (8) of n is formed.
以上の工程により、上段リセス段（ｌ６）の全体の幅か
Ｗ、下段リセス段（１ｏ）の幅がｗＧで、且っｌｆＧｓ
＜Ｗａｎの位置関係により、ゲート・ソース間隔をゲー
ト・トレイン間隔よりも狭くしたオフセット式の２段ゲ
ートリセス構造が得られる。Through the above steps, the entire width of the upper recessed stage (l6) is W, the width of the lower recessed stage (1o) is wG, and lfGs
The positional relationship <Wan provides an offset type two-stage gate recess structure in which the gate-source interval is narrower than the gate-train interval.
次に第１図（ｆ）に示すようにＴ型ゲート電極（５０）
、ゲート金属（５２ａ） ， （５２ｂ）を蒸着等の方
法て形成し、続いてリフトオフ等てゲート金属（５２ａ
） ． （５２ｂ） ． レジスト（４４）を除去し
、最後に窒化膜（４２）とダミーゲート形成用窒化膜（
１８）とを除去すると、第２図に示すゲート長が文．の
先端部（１４）をもったＴ型ゲート電極（５０）を具え
たオフセット式２段リセスＴ型ゲート電極構造の電界効
果トランシスタが得られる。Next, as shown in FIG. 1(f), a T-shaped gate electrode (50) is formed.
, gate metals (52a) and (52b) are formed by a method such as vapor deposition, and then gate metals (52a) are formed by lift-off or the like.
)． (52b). The resist (44) is removed, and finally the nitride film (42) and the dummy gate forming nitride film (
18), the gate length shown in Fig. 2 becomes . A field effect transistor having an offset type two-stage recessed T-type gate electrode structure is obtained, which includes a T-type gate electrode (50) having a tip portion (14).
４ｐ１ 果）
この発明によれば、Ｔ型ゲート電極（５０）の頭部（５
２）は、第ｌ図（Ｃ）の工程て堆積される例えば別の窒
化膜（４２）の厚みに相当する分たけ活性層（４）の各
上段リセス段（６） ． （８）から一層遠く離れるか
ら、上記頭部（５２）と各上段リセス段（６） ． （
８）との間に異物か残留しても、それによってリーク電
流が増大したり耐圧が低下することはなく，高耐圧で信
頼性の高い電界効果トランシスタを得ることができる。4p1 result) According to this invention, the head part (5p1) of the T-shaped gate electrode (50)
2), each upper recess stage (6) . (8), the head (52) and each upper recess stage (6). (
8), even if foreign matter remains between the two, the leakage current will not increase or the withstand voltage will decrease, and a highly reliable field effect transistor with high withstand voltage can be obtained.
また、上記のようにＴ型ゲート電極（５０）の頭部（５
２）か活性層（４）の各」＝段リセス段（６） ， （
８）から一層遠く離れるため、寄生容量か著しく小さく
なり、高周波特性の良好な電界効果トランジスタを得る
ことができる。なお、上記別の窒化層（４２）の厚みは
、Ｔ型ゲート電極（５０）の頭部（５２）と活性層（４
）の各上段リセス段（６） ． （８）との間に設ける
必要のある間隔に応して任意に設定し得ることは言う迄
もない。Further, as described above, the head (5) of the T-shaped gate electrode (50)
2) or each of the active layer (4) = stage recess stage (6), (
8), the parasitic capacitance is significantly reduced, and a field effect transistor with good high frequency characteristics can be obtained. Note that the thickness of the another nitride layer (42) is the same as that between the top (52) of the T-shaped gate electrode (50) and the active layer (42).
) each upper recess stage (6). It goes without saying that it can be set arbitrarily depending on the distance that needs to be provided between (8) and (8).
第１図（ａ）乃至（ｆ）はこの発明による半導体装置の
製造方法を説明するための各製造段階における断面図、
第２図は第１図の製造段階を経て製造されたこの発明に
よる半導体装置の主要部の構造を示す断面図、第３図（
ａ）乃至（ｆ）は従来の半導体装置の製造方法を説明す
るための各製造段階における断面図、第４図は第３図の
製造段階を経て製造された従来の半導体装置の主要部の
構戊を示す断面図である。
４・・・・活性層、６・・・・上段ゲート・ソースリセ
ス段、８・・・・上段ゲート・ドレインリセス段、１０
・・・・下段リセス段、１４・・・・先端部、１８・・
・・ダミーゲート形成用窒化膜、２４・・・・」二段ゲ
ート・ソースリセス段形成用開口部、２６・・・・−１
二段ゲート・１ヘレインリセス段形成用開口部、４２・
・・・絶縁膜、４４・・・・レジスト、４６・・・・Ｔ
型ゲート電極頭部形成用開口部、５０・・・・Ｔ型ゲー
ト電極。
代 理 人 大 岩 増 雄１ｌ
ｌ ２FIGS. 1(a) to 1(f) are cross-sectional views at each manufacturing stage for explaining the method for manufacturing a semiconductor device according to the present invention;
FIG. 2 is a sectional view showing the structure of the main part of the semiconductor device according to the present invention manufactured through the manufacturing steps shown in FIG.
a) to (f) are cross-sectional views at each manufacturing stage to explain a conventional semiconductor device manufacturing method, and FIG. 4 shows the structure of the main parts of a conventional semiconductor device manufactured through the manufacturing steps shown in FIG. FIG. 4... Active layer, 6... Upper gate/source recess stage, 8... Upper gate/drain recess stage, 10
...Lower recess stage, 14...Tip, 18...
... Nitride film for forming dummy gate, 24..." Opening for forming two-stage gate/source recess step, 26...-1
Opening for forming two-stage gate and one hemi recess stage, 42.
...Insulating film, 44...Resist, 46...T
Opening for forming the head of the type gate electrode, 50...T type gate electrode. Agent Masuo Oiwa 1l 2
Claims (2)
スリセス段、上段ゲート・ドレインリセス段、およびソ
ース電極側にオフセットして設けられた幅の狭い下段リ
セス段と、先端部が前記下段リセス段に接触して設けら
れた頭部が拡大したＴ型ゲート電極とからなり、特徴と
して前記Ｔ型ゲート電極の拡大した頭部と上記各上段リ
セス段との間の間隔を広くした半導体装置。(1) A wide upper gate/source recess stage formed on the active layer, an upper gate/drain recess stage, a narrow lower recess stage offset to the source electrode side, and a tip portion of the lower recess stage formed on the active layer. A semiconductor device comprising a T-shaped gate electrode with an enlarged head provided in contact with a recess stage, characterized in that the interval between the enlarged head of the T-shaped gate electrode and each of the upper recess stages is widened. .
窒化膜を残して幅の広い上段ゲート・ソースリセス段形
成用開口部および上段ゲート・ドレインリセス段形成用
開口部を形成する工程と、上記幅の広い各上段リセス段
形成用開口部およびダミーゲート形成用窒化膜上に、該
窒化膜とエッチャントの異なる絶縁膜を堆積する工程と
、上記絶縁膜上にＴ型ゲート電極の頭部を形成するため
のパターンのＴ型ゲート電極頭部形成用開口部が設けら
れたレジストを形成する工程と、上記Ｔ型ゲート電極頭
部形成用開口部のパターンを利用して上記絶縁膜および
ダミーゲート形成用窒化膜をそれぞれエッチャントで除
去してソース電極側にオフセットされた幅の狭い下段リ
セス段および上段ゲート・ソースリセス段、上段ゲート
・ドレインリセス段をそれぞれ形成する工程と、 上記Ｔ型ゲート電極頭部形成用開口部内に先端が上記幅
の狭い下段リセス段に接触したＴ型ゲート電極を形成す
る工程と、 上記レジスト、絶縁膜およびダミーゲート形成用窒化膜
を除去する工程と、 からなる上記Ｔ型ゲート電極の拡大した頭部と上記活性
層の上記各上段リセス段との間の間隔を広くした半導体
装置の製造方法。(2) forming a wide opening for forming an upper gate/source recess stage and an opening for forming an upper gate/drain recess stage on the active layer, leaving the nitride film for forming a dummy gate formed in advance; A step of depositing an insulating film using a different etchant from the nitride film on the wide openings for forming the upper recess stage and the nitride film for forming the dummy gate, and depositing the head of the T-shaped gate electrode on the insulating film. A step of forming a resist provided with an opening for forming a T-shaped gate electrode head of a pattern for forming the insulating film and a dummy gate using the pattern of the opening for forming the T-shaped gate electrode head. a step of removing each of the forming nitride films with an etchant to form a narrow lower recess stage, an upper gate/source recess stage, and an upper gate/drain recess stage offset toward the source electrode; and the T-shaped gate electrode head. forming a T-shaped gate electrode whose tip is in contact with the narrow lower recess step within the opening for forming the dummy gate; and removing the resist, the insulating film, and the nitride film for forming the dummy gate. A method of manufacturing a semiconductor device in which a distance between an enlarged head of a gate electrode and each of the upper recess stages of the active layer is widened.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154909A JP2518402B2 (en) | 1989-06-15 | 1989-06-15 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1154909A JP2518402B2 (en) | 1989-06-15 | 1989-06-15 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0321031A true JPH0321031A (en) | 1991-01-29 |
| JP2518402B2 JP2518402B2 (en) | 1996-07-24 |
Family
ID=15594613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1154909A Expired - Lifetime JP2518402B2 (en) | 1989-06-15 | 1989-06-15 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2518402B2 (en) |
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| JPH02140942A (en) * | 1988-11-22 | 1990-05-30 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1989
- 1989-06-15 JP JP1154909A patent/JP2518402B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2518402B2 (en) | 1996-07-24 |
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