JPH0321098B2 - - Google Patents
Info
- Publication number
- JPH0321098B2 JPH0321098B2 JP60214718A JP21471885A JPH0321098B2 JP H0321098 B2 JPH0321098 B2 JP H0321098B2 JP 60214718 A JP60214718 A JP 60214718A JP 21471885 A JP21471885 A JP 21471885A JP H0321098 B2 JPH0321098 B2 JP H0321098B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- mos transistor
- bipolar
- base
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 description 13
- 239000002131 composite material Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置、特に計算機用高速、高集
積論理LSIの回路に関する。
積論理LSIの回路に関する。
従来高速性能の要求されるバイポーラ論理LSI
では、論理回路としてCML（CurrentMode
Logic）もしくはこれの出力にエミツタ・フオロ
アを付けた回路が用いられている。（シー・エ
イ・ホールト（C.A.Holt）著「エレクトロニツ
ク サーキツト（Electronic Circuits）」ジヨン
ウイリー アンド サンズ（John Willy and
sons）出版204〜215頁参照。）この回路は電流を
つねに一定値流しておくため、消費電力はつねに
一定となり、LSIの消費電力は集積度に比例して
増加する欠点をもつている。現在数百ゲートの論
理LSIでも、すでに放熱の制限を受けており、今
後集積度を上げる上で大きい障害となつている。
では、論理回路としてCML（CurrentMode
Logic）もしくはこれの出力にエミツタ・フオロ
アを付けた回路が用いられている。（シー・エ
イ・ホールト（C.A.Holt）著「エレクトロニツ
ク サーキツト（Electronic Circuits）」ジヨン
ウイリー アンド サンズ（John Willy and
sons）出版204〜215頁参照。）この回路は電流を
つねに一定値流しておくため、消費電力はつねに
一定となり、LSIの消費電力は集積度に比例して
増加する欠点をもつている。現在数百ゲートの論
理LSIでも、すでに放熱の制限を受けており、今
後集積度を上げる上で大きい障害となつている。
一方低消費電力の点でＣ−MOS
（Complementory MOS）論理LSIが作られてお
り、上記文献237〜248頁参照。）、このLSIでは信
号処理を行なつている回路においてのみ電力が消
費され、定常状態の回路では電力消費のない回路
方式がとられている。この回路によつて消費電力
は飛躍的に低減されたが、高速性能はMOSトラ
ンジスタの駆動能力がバイポーラ・トランジスタ
より劣るため、上述のCML回路を用いたLSIに
くらべて高速性能の点で劣る欠点がある。
（Complementory MOS）論理LSIが作られてお
り、上記文献237〜248頁参照。）、このLSIでは信
号処理を行なつている回路においてのみ電力が消
費され、定常状態の回路では電力消費のない回路
方式がとられている。この回路によつて消費電力
は飛躍的に低減されたが、高速性能はMOSトラ
ンジスタの駆動能力がバイポーラ・トランジスタ
より劣るため、上述のCML回路を用いたLSIに
くらべて高速性能の点で劣る欠点がある。
一方、エイツチ・シー・リン（H.C.Lin）等の
著「アイ・イ−・イ−・イ− トランザクシヨン
ズ オン エレクトロン デバイシズ（IEEE
Transactions On Electron Devices）」VOL.ED
−16，NO.11，1969年11月頁945乃至951には、低
消費電力のCMOS回路と高負荷駆動能力のバイ
ポーラ出力回路とを組合せたバイポーラ・
CMOS複合回路が提案されている。
著「アイ・イ−・イ−・イ− トランザクシヨン
ズ オン エレクトロン デバイシズ（IEEE
Transactions On Electron Devices）」VOL.ED
−16，NO.11，1969年11月頁945乃至951には、低
消費電力のCMOS回路と高負荷駆動能力のバイ
ポーラ出力回路とを組合せたバイポーラ・
CMOS複合回路が提案されている。
かかるバイポーラ・CMOS複合回路において
は、バイポーラ出力回路は第１動作電位点と出力
端子との間にそのエミツタ・コレクタ径路が接続
された第１のバイポーラトランジスタと、上記出
力端子と第２動作電位点との間にそのエミツタ・
コレクタ径路が接続された第２のバイポーラトラ
ンジスタとから構成され、CMOS回路はそのソ
ースが第１動作電位点に接続され、そのドレイン
が第１のバイポーラトランジスタのベースに接続
され、そのゲートが入力端子に接続されたｐ−
MOSトランジスタと、そのドレインが第２のバ
イポーラトランジスタのコレクタに接続され、そ
のソースが第２のバイポーラトランジスタのベー
スに接続され、そのゲートが上記入力端子に接続
されたｎ−MOSトランジスタとから構成される。
は、バイポーラ出力回路は第１動作電位点と出力
端子との間にそのエミツタ・コレクタ径路が接続
された第１のバイポーラトランジスタと、上記出
力端子と第２動作電位点との間にそのエミツタ・
コレクタ径路が接続された第２のバイポーラトラ
ンジスタとから構成され、CMOS回路はそのソ
ースが第１動作電位点に接続され、そのドレイン
が第１のバイポーラトランジスタのベースに接続
され、そのゲートが入力端子に接続されたｐ−
MOSトランジスタと、そのドレインが第２のバ
イポーラトランジスタのコレクタに接続され、そ
のソースが第２のバイポーラトランジスタのベー
スに接続され、そのゲートが上記入力端子に接続
されたｎ−MOSトランジスタとから構成される。
かかるバイポーラ・CMOS複合回路において
は、第１および第２のバイポーラトランジスタの
コレクタとベースとの間にはそれぞれｐ−MOS
およびｎ−MOSのトランジスタのソース・ドレ
イン径路が接続されているため、第１および第２
のバイポーラトランジスタの深い飽和領域への駆
動が防止され、スイツチング速度の著しい低下を
防止することも可能となる。
は、第１および第２のバイポーラトランジスタの
コレクタとベースとの間にはそれぞれｐ−MOS
およびｎ−MOSのトランジスタのソース・ドレ
イン径路が接続されているため、第１および第２
のバイポーラトランジスタの深い飽和領域への駆
動が防止され、スイツチング速度の著しい低下を
防止することも可能となる。
しかしながら、かかるバイポーラ・CMOS複
合回路においては、入力端子の入力信号に応答し
たｐ−MOSトランジスタのドレイン増幅電圧に
第１のバイポーラトランジスタのベースは高速駆
動されるが、第２のバイポーラトランジスタのベ
ースはｎ−MOSトランジスタのソースフオロワ
電圧により駆動されるため第２のバイポーラトラ
ンジスタのスイツチング速度が遅く、特にｎ−
MOSがオンとなつてそのソースフオロワ電圧が
第２のバイポーラトランジスタのベース・エミツ
タ間電圧に達してから初めて第２のバイポーラト
ランジスタの導通が開始するためスイツチング速
度が遅いと言う従来技術の欠点が本願発明者等の
検討により明らかとされた。
合回路においては、入力端子の入力信号に応答し
たｐ−MOSトランジスタのドレイン増幅電圧に
第１のバイポーラトランジスタのベースは高速駆
動されるが、第２のバイポーラトランジスタのベ
ースはｎ−MOSトランジスタのソースフオロワ
電圧により駆動されるため第２のバイポーラトラ
ンジスタのスイツチング速度が遅く、特にｎ−
MOSがオンとなつてそのソースフオロワ電圧が
第２のバイポーラトランジスタのベース・エミツ
タ間電圧に達してから初めて第２のバイポーラト
ランジスタの導通が開始するためスイツチング速
度が遅いと言う従来技術の欠点が本願発明者等の
検討により明らかとされた。
本発明の目的は、上述の従来技術の欠点を除去
し、低消費電力でかつ高速性能をもつ回路を提供
することである。
し、低消費電力でかつ高速性能をもつ回路を提供
することである。
上記目的を達成するために本発明は、第１動作
電位点と出力端子との間にそのコレクタ・エミツ
タ径路が接続されたpnp型の第１のバイポーラト
ランジスタと、上記出力端子と第２動作電位点と
の間にそのコレクタ・エミツタ径路が接続された
npn型の第２のバイポーラトランジスタとを具備
し、上記第１および第２のバイポーラトランジス
タは入力端子の信号に応答してプツシユプル動作
を行なう半導体装置であつて、 すなわち上記従来の問題点を除くために、 pnp型の上記第１のバイポーラトランジスタのベ
ースと上記入力端子との間にｐ−MOSトランジ
スタのソース・ドレイン径路を接続し、npn型の
上記第２のバイポーラトランジスタのベースと上
記入力端子との間にｎ−MOSトランジスタのソ
ース・ドレイン径路を接続し、上記出力端子に関
係する信号を上記ｐ−MOSトランジスタのゲー
トと上記ｎ−MOSトランジスタのゲートとに供
給させるようにしたことを要旨とする。
電位点と出力端子との間にそのコレクタ・エミツ
タ径路が接続されたpnp型の第１のバイポーラト
ランジスタと、上記出力端子と第２動作電位点と
の間にそのコレクタ・エミツタ径路が接続された
npn型の第２のバイポーラトランジスタとを具備
し、上記第１および第２のバイポーラトランジス
タは入力端子の信号に応答してプツシユプル動作
を行なう半導体装置であつて、 すなわち上記従来の問題点を除くために、 pnp型の上記第１のバイポーラトランジスタのベ
ースと上記入力端子との間にｐ−MOSトランジ
スタのソース・ドレイン径路を接続し、npn型の
上記第２のバイポーラトランジスタのベースと上
記入力端子との間にｎ−MOSトランジスタのソ
ース・ドレイン径路を接続し、上記出力端子に関
係する信号を上記ｐ−MOSトランジスタのゲー
トと上記ｎ−MOSトランジスタのゲートとに供
給させるようにしたことを要旨とする。
以下に本発明の一実施例を第１図に示した回路
図を用いて一層詳しく説明する。
図を用いて一層詳しく説明する。
第１図において、入力端子１の電位がOVのと
きを考えると、出力端子２はpnpトランジスタ３
のベース・エミツタ順方向電圧特性とｐ−MOS
トランジスタ４の閾電圧UTHによつて定まる電位
に達する。通常両者の値を選定して、出力端子電
圧が0.1〜0.4V電源電圧より低くなるようにして
おくのが望ましい。このときｐ−MOSトランジ
スタ４の閾電圧はVTHはデイプシツシヨン側0.1〜
0.6Vになつているので、出力端子が0.1〜0.4V電
源電圧より低くなるとｐ−MOSトランジスタの
導通度が低下して、pnpトランジスタのベース電
流が制限される。このため、導通状態のpnpトラ
ンジスタ３は、深い飽和に達することもなく、必
要以上の電力消費はない。このときのｎ−MOS
トランジスタ５は、ゲートに正の出力端子の電圧
が印加されており、導通状態にあつて、入力端子
の電位がnpnトランジスタのベースに印加される
ので、このトランジスタは遮断状態にある。
きを考えると、出力端子２はpnpトランジスタ３
のベース・エミツタ順方向電圧特性とｐ−MOS
トランジスタ４の閾電圧UTHによつて定まる電位
に達する。通常両者の値を選定して、出力端子電
圧が0.1〜0.4V電源電圧より低くなるようにして
おくのが望ましい。このときｐ−MOSトランジ
スタ４の閾電圧はVTHはデイプシツシヨン側0.1〜
0.6Vになつているので、出力端子が0.1〜0.4V電
源電圧より低くなるとｐ−MOSトランジスタの
導通度が低下して、pnpトランジスタのベース電
流が制限される。このため、導通状態のpnpトラ
ンジスタ３は、深い飽和に達することもなく、必
要以上の電力消費はない。このときのｎ−MOS
トランジスタ５は、ゲートに正の出力端子の電圧
が印加されており、導通状態にあつて、入力端子
の電位がnpnトランジスタのベースに印加される
ので、このトランジスタは遮断状態にある。
入力端子１の電位をOVから電源電圧Vcに切換
えた直後においては、この電位は導通状態のｎ−
MOSトランジスタ５のソース・ドレイン径路を
介してnpnトランジスタ６のベースに供給され、
npnトランジスタ６は急速に導通を開始するの
で、スイツチング速度の向上を実現することがで
きる。さらに、npnトランジスタ６の導通開始に
よつて出力端子２の電位が低下するので、ｎ−
MOSトランジスタ５の導通度が低下して、npn
トランジスタ６のベース電流を制限し、このトラ
ンジスタ６が深い飽和に駆動されることが防止さ
れる。尚、出力端子２の電位低下によつてｐ−
MOSトランジスタ４が導通状態となり、この導
通状態のｐ−MOSトランジスタ４のソース・ド
レイン径路を介して電源電圧Vcの入力信号がpnp
トランジスタ３のベースに供給されるので、この
トランジスタ３は遮断状態となる。
えた直後においては、この電位は導通状態のｎ−
MOSトランジスタ５のソース・ドレイン径路を
介してnpnトランジスタ６のベースに供給され、
npnトランジスタ６は急速に導通を開始するの
で、スイツチング速度の向上を実現することがで
きる。さらに、npnトランジスタ６の導通開始に
よつて出力端子２の電位が低下するので、ｎ−
MOSトランジスタ５の導通度が低下して、npn
トランジスタ６のベース電流を制限し、このトラ
ンジスタ６が深い飽和に駆動されることが防止さ
れる。尚、出力端子２の電位低下によつてｐ−
MOSトランジスタ４が導通状態となり、この導
通状態のｐ−MOSトランジスタ４のソース・ド
レイン径路を介して電源電圧Vcの入力信号がpnp
トランジスタ３のベースに供給されるので、この
トランジスタ３は遮断状態となる。
入力端子１の電位を電源電圧VcからOVに切換
えた直後においては、この電位は導通状態のｐ−
MOSトランジスタ４のソース・ドレイン径路を
介してpnpトランジスタ３のベースに供給され、
pnpトランジスタ３は急速に導通を開始するの
で、スイツチング速度の向上を実現することがで
きる。さらに、pnpトランジスタ３の導通開始に
よつて出力端子２の電位が上昇するので、ｐ−
MOSトランジスタ４の導通度が低下してpnpト
ランジスタ３のベース電流を制限し、このトラン
ジスタ３が深い飽和に駆動されることが防止され
る。尚、出力端子２の電位上昇によつてｎ−
MOSトランジスタ５が導通状態となり、この導
通状態のｎ−MOSトランジスタ５のソース・ド
レイン径路を介してOVの入力信号がnpnトラン
ジスタ６のベースに供給されるので、このトラン
ジスタ６は遮断状態となる。
えた直後においては、この電位は導通状態のｐ−
MOSトランジスタ４のソース・ドレイン径路を
介してpnpトランジスタ３のベースに供給され、
pnpトランジスタ３は急速に導通を開始するの
で、スイツチング速度の向上を実現することがで
きる。さらに、pnpトランジスタ３の導通開始に
よつて出力端子２の電位が上昇するので、ｐ−
MOSトランジスタ４の導通度が低下してpnpト
ランジスタ３のベース電流を制限し、このトラン
ジスタ３が深い飽和に駆動されることが防止され
る。尚、出力端子２の電位上昇によつてｎ−
MOSトランジスタ５が導通状態となり、この導
通状態のｎ−MOSトランジスタ５のソース・ド
レイン径路を介してOVの入力信号がnpnトラン
ジスタ６のベースに供給されるので、このトラン
ジスタ６は遮断状態となる。
尚、第１図の回路において、pnpトランジスタ
３とｐ−MOSトランジスタ４とを削除し、npn
トランジスタ６のコレクタ低抗負荷を介して電源
電圧に接続するという代替技術も想定される（特
開昭54−112156号参照）。しかし、この代替技術
においては、npnトランジスタ６の導通時に電源
電圧から抵抗負荷を介してこのトランジスタ６に
大きな電流が定常的に流れるばかりか、この大き
な定常電流によつてトランジスタ６の内部に大き
な蓄積電荷が生じ、この結果、この大きな蓄積電
荷を引抜くまでトランジスタ６をオフできず、タ
ーンオフ時間が長くなるという問題がある。
３とｐ−MOSトランジスタ４とを削除し、npn
トランジスタ６のコレクタ低抗負荷を介して電源
電圧に接続するという代替技術も想定される（特
開昭54−112156号参照）。しかし、この代替技術
においては、npnトランジスタ６の導通時に電源
電圧から抵抗負荷を介してこのトランジスタ６に
大きな電流が定常的に流れるばかりか、この大き
な定常電流によつてトランジスタ６の内部に大き
な蓄積電荷が生じ、この結果、この大きな蓄積電
荷を引抜くまでトランジスタ６をオフできず、タ
ーンオフ時間が長くなるという問題がある。
これに対して、第１図の回路による実施例にお
いては、pnpトランジスタ６の導通時にはpnpト
ランジスタ３が遮断状態となるので、上述した大
きな定常電流が流れることがなく、ターンオフ時
間を短縮することができるという利点がある。
いては、pnpトランジスタ６の導通時にはpnpト
ランジスタ３が遮断状態となるので、上述した大
きな定常電流が流れることがなく、ターンオフ時
間を短縮することができるという利点がある。
第２図は入力端子１の電圧と出力端子２の電圧
との関係を測定した結果を示す。上述の動作が確
認された。第２図から明らかな通り、本発明によ
れば比較的低い電圧で動作し、しかも殆んど電圧
降下がない論理回路が得られる。
との関係を測定した結果を示す。上述の動作が確
認された。第２図から明らかな通り、本発明によ
れば比較的低い電圧で動作し、しかも殆んど電圧
降下がない論理回路が得られる。
第３図は第１図の回路をモノリシツク化した構
造により製作したそれぞれのデバイスの断面構造
を示す。すなわち、(a)はnpnトランジスタ、(b)は
pnpトランジスタ、(c)はnMOSトランジスタ、(d)
はpMOSトランジスタを断面図で示す。npnトラ
ンジスタを従来技術で作り、pnpトランジスタを
DSA（DiffusionSelf Align）型のラテラル構造
で、またMOSトランジスタではソースとバツク
ゲートを接続するためにｐ型拡散、ｎ型拡散をお
こなつてデバイスの小型化をはかつたものであ
る。図中、２１はｐ型シリコン基板、２２はｎ型
埋込み層、２３はエピタキシヤル層、２４はフイ
ールドSiO2膜、２５はコレクタ引出し用ｎ型拡
散層、２６はnpnトランジスタのベース領域、２
７はエミツタ領域、２８，２９，３０はそれぞれ
エミツタ、ベース、コレクタの電極、３５はラテ
ラル・トランジスタのコレクタ拡散領域、３６は
ベース拡散領域、３７はエミツタ拡散領域、４
１，４２，４３はそれぞれベース、エミツタ、コ
レクタ電極、５１はｐ型拡散領域、５２はｎ型ソ
ース領域、５３は絶縁膜、５４は多結晶Siゲー
ト、５５はゲート絶縁膜、５６はドレイン領域、
６１はソース領域、６２は絶縁膜、６３はゲート
酸化膜、６４は多結晶Siゲート、６５はドレイン
領域を示す。
造により製作したそれぞれのデバイスの断面構造
を示す。すなわち、(a)はnpnトランジスタ、(b)は
pnpトランジスタ、(c)はnMOSトランジスタ、(d)
はpMOSトランジスタを断面図で示す。npnトラ
ンジスタを従来技術で作り、pnpトランジスタを
DSA（DiffusionSelf Align）型のラテラル構造
で、またMOSトランジスタではソースとバツク
ゲートを接続するためにｐ型拡散、ｎ型拡散をお
こなつてデバイスの小型化をはかつたものであ
る。図中、２１はｐ型シリコン基板、２２はｎ型
埋込み層、２３はエピタキシヤル層、２４はフイ
ールドSiO2膜、２５はコレクタ引出し用ｎ型拡
散層、２６はnpnトランジスタのベース領域、２
７はエミツタ領域、２８，２９，３０はそれぞれ
エミツタ、ベース、コレクタの電極、３５はラテ
ラル・トランジスタのコレクタ拡散領域、３６は
ベース拡散領域、３７はエミツタ拡散領域、４
１，４２，４３はそれぞれベース、エミツタ、コ
レクタ電極、５１はｐ型拡散領域、５２はｎ型ソ
ース領域、５３は絶縁膜、５４は多結晶Siゲー
ト、５５はゲート絶縁膜、５６はドレイン領域、
６１はソース領域、６２は絶縁膜、６３はゲート
酸化膜、６４は多結晶Siゲート、６５はドレイン
領域を示す。
以上説明したように、本発明の回路では定常的
に流れる電流はなく、かつ過渡時にはバイポー
ラ・トランジスタのもつ大きい駆動能力を十分発
揮するので、低消費電力で、かつ高速性能をもつ
LSIを実現することができ、バイポーラLSIの高
集積化に寄与することができる。
に流れる電流はなく、かつ過渡時にはバイポー
ラ・トランジスタのもつ大きい駆動能力を十分発
揮するので、低消費電力で、かつ高速性能をもつ
LSIを実現することができ、バイポーラLSIの高
集積化に寄与することができる。
第１図は本発明による装置の回路図、第２図は
第１図に示す回路の入力−出力特性を示す図、第
３図は第１図に示す回路をモノリシツクLSIに適
したデバイス構造により実現するに最も適した各
デバイス構造の断面図である。 １……入力端子、２……出力端子、３……pnp
トランジスタ、４……ｐ−MOSトランジスタ、
５……ｎ−MOSトランジスタ、６……npnトラ
ンジスタ、２１……ｐ型シリコン基板、２２……
ｎ型埋込み層、２３……エピタキシヤル層、２４
……フイールドSiO2膜、２５……コレクタ引出
し用ｎ型拡散層、２６……npnトランジスタのベ
ース領域、２７……エミツタ領域、２８，２９，
３０……それぞれエミツタ、ベース、コレクタ電
極、３５……ラテラル・トランジスタのコレクタ
拡散領域、３６……ベース拡散領域、３７……エ
ミツタ拡散領域、４１，４２，４３……それぞれ
ベース、エミツタ、コレクタ電極、５１……ｐ型
拡散領域、５２……ｎ型ソース領域、５３……絶
縁膜、５４……多結晶Siゲート、５５……ゲート
絶縁膜、５６……ドレイン領域、６１……ソース
領域、６２……絶縁膜、６３……ゲート酸化膜、
６４……多結晶Siゲート、６５……ドレイン領
域。
第１図に示す回路の入力−出力特性を示す図、第
３図は第１図に示す回路をモノリシツクLSIに適
したデバイス構造により実現するに最も適した各
デバイス構造の断面図である。 １……入力端子、２……出力端子、３……pnp
トランジスタ、４……ｐ−MOSトランジスタ、
５……ｎ−MOSトランジスタ、６……npnトラ
ンジスタ、２１……ｐ型シリコン基板、２２……
ｎ型埋込み層、２３……エピタキシヤル層、２４
……フイールドSiO2膜、２５……コレクタ引出
し用ｎ型拡散層、２６……npnトランジスタのベ
ース領域、２７……エミツタ領域、２８，２９，
３０……それぞれエミツタ、ベース、コレクタ電
極、３５……ラテラル・トランジスタのコレクタ
拡散領域、３６……ベース拡散領域、３７……エ
ミツタ拡散領域、４１，４２，４３……それぞれ
ベース、エミツタ、コレクタ電極、５１……ｐ型
拡散領域、５２……ｎ型ソース領域、５３……絶
縁膜、５４……多結晶Siゲート、５５……ゲート
絶縁膜、５６……ドレイン領域、６１……ソース
領域、６２……絶縁膜、６３……ゲート酸化膜、
６４……多結晶Siゲート、６５……ドレイン領
域。
Claims (1)
- 【特許請求の範囲】 １ 第１動作電位点と出力端子との間にそのコレ
クタ・エミツタ径路が接続されたpnp型の第１の
バイポーラトランジスタと、上記出力端子と第２
動作電位点との間にそのコレクタ・エミツタ径路
が接続されたnpn型の第２のバイポーラトランジ
スタとを具備し、 上記第１および第２のバイポーラトランジスタ
は入力端子の信号に応答してプツシユプル動作を
行なう半導体装置であつて、 pnp型の上記第１のバイポーラトランジスタの
ベースと上記入力端子との間にｐ−MOSトラン
ジスタのソース・ドレイン径路を接続し、 npn型の上記第２のバイポーラトランジスタの
ベースと上記入力端子との間にｎ−MOSトラン
ジスタのソース・ドレイン径路を接続し、上記出
力端子に関係する信号を上記ｐ−MOSトランジ
スタのゲートと上記ｎ−MOSトランジスタのゲ
ートとに供給させるようにしたことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60214718A JPS6193655A (ja) | 1985-09-30 | 1985-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60214718A JPS6193655A (ja) | 1985-09-30 | 1985-09-30 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6193655A JPS6193655A (ja) | 1986-05-12 |
| JPH0321098B2 true JPH0321098B2 (ja) | 1991-03-20 |
Family
ID=16660470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60214718A Granted JPS6193655A (ja) | 1985-09-30 | 1985-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6193655A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0197013A (ja) * | 1987-10-09 | 1989-04-14 | Hitachi Ltd | 半導体回路装置 |
| US5028978A (en) * | 1990-09-27 | 1991-07-02 | Hall John H | Complementary bipolar complementary CMOS (CBiCMOS) transmission gate |
| JPH05136350A (ja) * | 1991-11-12 | 1993-06-01 | Mitsubishi Electric Corp | 論理回路及び半導体装置 |
-
1985
- 1985-09-30 JP JP60214718A patent/JPS6193655A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6193655A (ja) | 1986-05-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4301383A (en) | Complementary IGFET buffer with improved bipolar output | |
| JPS6027227A (ja) | 半導体集積回路装置 | |
| JPH08265123A (ja) | ドライバ回路 | |
| JPH0616585B2 (ja) | バツフア回路 | |
| JPH03190426A (ja) | 集積ＢｉＣＭＯＳ回路 | |
| JPH06350431A (ja) | スリープ・モードおよびバス保持機能を有する入力バッファ回路 | |
| US4810903A (en) | BICMOS driver circuit including submicron on chip voltage source | |
| JP2553632B2 (ja) | バイモス型論理回路 | |
| JPH0321098B2 (ja) | ||
| US3970866A (en) | Logic gate circuits | |
| US4032796A (en) | Logic dot-and gate circuits | |
| US4139781A (en) | Logic gate circuits | |
| JPH0763050B2 (ja) | 半導体装置 | |
| JPH04227326A (ja) | 高速反転用ヒステリシスｔｔｌバッファ回路 | |
| JPS61174814A (ja) | Ｅｃｌ出力回路 | |
| JPH04312968A (ja) | Ｃｍｏｓ半導体集積回路装置 | |
| JPS5944782B2 (ja) | 半導体集積回路 | |
| JPH0653800A (ja) | 出力回路 | |
| JP2671304B2 (ja) | 論理回路 | |
| JP3068355B2 (ja) | インバータ回路 | |
| KR0149780B1 (ko) | 바이폴라효과를 갖는 모오스 트랜지스터 논리회로 | |
| JPS60223322A (ja) | Ｃｍｏｓ半導体集積回路装置 | |
| JPH088720A (ja) | トライステート・バッファ | |
| JPH05136350A (ja) | 論理回路及び半導体装置 | |
| JPS6336145B2 (ja) |