JPH0197013A - 半導体回路装置 - Google Patents

半導体回路装置

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JPH0197013A
JPH0197013A JP62253700A JP25370087A JPH0197013A JP H0197013 A JPH0197013 A JP H0197013A JP 62253700 A JP62253700 A JP 62253700A JP 25370087 A JP25370087 A JP 25370087A JP H0197013 A JPH0197013 A JP H0197013A
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transistor
input terminal
capacitor
bipolar transistor
pnp
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JP62253700A
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Takashi Akioka
隆志 秋岡
Tokuo Watanabe
篤雄 渡辺
Takahiro Nagano
隆洋 長野
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Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバイポーラトランジスタ回路に係り、特にバイ
ポーラトランジスタとＭＯＳＦＥＴを同一基板上に作製
可能な集積回路に好適な、バイポーラトランジスタの駆
動回路に関する。
〔従来の技術〕
集積回路における、電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）を用いたバイポーラトランジスタの駆動力−式とし
て従来のものを分類すると、ＮＰＮバイポーラトランジ
スタ（以下、ＮＰＮ又はＮＰＮトランジスタと記すこと
もある）に関して従来の駆動方式は、第２図の（ａ）〜
（ｅ）のものがある、第３図にはＰＮＰバイポーラトラ
ンジスタ（以下、ＰＮＰ又はＰＮＰ　トランジスタと記
した部分もある。）に関して同様なものを示す、またこ
れら以外にも（Ｑ）、（ｄ）直列接続と並列接続を組み
合せたイより複雑なものも考えられる。なお、この分類
では、ベース電流の引き抜き方法だけが異なっても同一
種類と見なした。
第２図、第３図において、２００〜２０６までは、信号
入力端子、２０７〜２１１までは駆動されるバイポーラ
トランジスタ、２１２〜２１８までは、これを駆動する
ＭＯＳＦＥＴを、それぞれ示す。
第２図、第３図の（ａ）から（ｄ）までと、これらの組
み合わせ回路に共通する特徴は、バイポーラトランジス
タのコレクタとベーズをＭＯＳＦＥＴで短絡することに
より、バイポーラトランジスタをオンさせ、開放するこ
とにより、これをオフさせると言う点である。
また、第２図（ｅ）と第３図（ｅ）、それぞれの第２図
および第３図の（ａ）から（ｄ）までとは別の方法であ
る。この方式では、ＭＯＳＦＥＴのゲートをバイポーラ
トランジスタのコレクタと接続してしまうため、複数の
入力端子を持った回路への適用はできない、そのため、
以下、本発明の説明においては、前者のタイプの駆動方
式との比較で説明する。
なお、この種の装置として関連するものには例えば、特
開昭６１−５３８２８号公報、米国特許３５４１３５号
公報、特開昭５９−１９４３５号公報、特開昭６０−１
６０２２号公報、特開昭６０−５１３２６号公報、特開
昭５９−２５４２４号公報、特開昭６１−９３６５５号
公報等に記載のものが挙げられる。
〔発明が解決しようとする問題点〕
従来技術、すなわち、ＭＯＳＦＥＴがバイポーラトラン
ジスタのコレクタとベースを短絡させる方法の問題点を
以下に述べる。
一般にバイポーラトランジスタのスイッチング速度を大
きくしようとする場合、より大きなベース電流を供給す
る必要があるが、ＭＯＳＦＥＴでバイポーラトランジス
タを駆動する従来の方式では、何らかの理由でＭＯＳＦ
ＥＴの電流供給能力、すなわち、ＭＯ５ＦＩＩ！Ｔのオ
ン状態でのコンダクタンスが十分に大きく取れない場合
には、このＭＯＳＦＥＴの能力によってバイポーラトラ
ンジスタのスイッチング速度が律速されてしまい、意図
した性能が得られない。
例えば、ゲート長の微細化によりＭＯＳＦＥＴの耐圧は
減少するため、高性能なＭＯＳＦＥＴを得るために微細
なＭＯＳＦＥＴを使うには、ＭＯＳＦＥＴに掛かる電圧
を下げる必要がある可能性がある。しかしその場合、Ｍ
ＯＳＦＥＴのゲートに印加される電圧が小さくなること
により、オン状態でのＭＯＳＦＥＴのコンダクタンスが
減少してしまい、微細化に伴うはずの高性能化が得られ
ない。
本発明の目的は、 （１）　ＭＯＳＦＥＴを用いており、しかも低電源電圧
であっても、高速、低消費電力な、バイポーラトランジ
スタの駆動回路を得ることである。
〔問題点を解決するための手段〕
上記目的を達成するために、本発明では、バイポーラト
ランジスタのベース電流を供給するのに、ＭＯＳＦＥＴ
でバイポーラトランジスタのコレクタとベースを短絡す
るのを止め、他からベース電流を供給することとした。
第１図にその基本構成を示す、第１図（ａ）においては
、１は信号入力端子、２は駆動されるバイポーラトラン
ジスタ、３はこれを駆動するデイプリーシヨン型Ｎ０５
ＦＥＴ、　４はコンデンサである。
すなわち、入力端子とデイプリーシヨン型ＭＯＳＦＥＴ
のドレインをコンデンサを介して接続することにより、
入力端子の電位が変化している遷移状態には、コンデン
サとＭＯＳＦＥＴを通してベース電流を供給することが
できる。
〔作用〕
従来技術における問題点に対する対策として、従来技術
で用いられてきた、エンハンスメント型ＭＯ５ＦＥＴを
用いずに、従来の回路においてデプリーション型ＭＯ３
ＦＥＴに置換する方法が考えられる。デプリーション型
ＭＯ３ＦＥＴはエンハンスメント型ＭＯ５ＦＥＴに比べ
ると、第４図に概念図を示すように、見掛は上しきり電
圧Ｖｔｈが小さいため、同じゲート電圧をかけた状態な
らば、エンハンスメント型よりも大きな電流をとること
ができるからである。
しかし、デプリーション型ＭＯ３ＦＥＴは、ゲート電圧
Ｖｃ＝ＯＶとしてもリーク電流が存在するため、従来技
術の様に、バイポーラトランジスタのコレクタとベース
をこのＭＯＳを通して接続すると。
バイポーラトランジスタをオフするためにＭＯＳをオフ
させる場合にも、コレクタからベースへリーク電流が流
れてしまう。すなわち、例えば、バイポーラトランジス
タをオフ状態にして、コレクタ電位を（ＮＰＮの場合）
高く保とうとしても、それに伴いベース電流が大きくな
ってしまうという問題点がある。
このバイポーラトランジスタのオフ状態での、コレクタ
からベースへのデプリーション型ＭＯ５ＦＥＴを通した
リーク電流の問題は、本発明の回路では、もはやコレク
タがベースと接続されていないため、自然に解決される
。
そして、遷移状態において、ベース電流を供給するため
の電源は、コンデンサーを通して入力端子から取ること
により、定常状態（入力端子の電位が変動していない状
態）での、入力端子からのリーク電流もなくすことがで
きる。しかも遷移状態においては、コンデンサーを通し
て入力端子からベース電流が流れるために、スイッチン
グ速度を低下させることがない。
〔実施例〕
以下、本発明の実施例を以下に説明する。
第１図（ａ）〜（ｆ）は本発明の基本的な回路構成の実
施例である。
１．５，９，１０，１６，１７，２３，２４゜３０．３
１は信号入力端子、２，６，１１，１８゜１５．３２は
駆動されるバイポーラトランジスタ、３．７，１２，１
３，１９，２０，２６，２７゜３３．３４は上記駆動さ
れるバイポーラトランジスタを駆動すルＭＯ５ＦＥＴ、
　４．８．１４．１５゜２１．２２，２８，２９，３５
，３６はコンデンサーである。
（実施例１） 第１図（ａ）は、ＮＭＯ８（Ｎチャシネ９ＭＯ５）３と
、コンデンサー４５通して、入力端子１から供給する信
号により、ＮＰＮバイポーラトランジスタ２を駆動する
回路である。入力レベルがＬｏｗレベルからＨｉ　ｇ　
ｈレベルへ遷移することにより。
ＮＭＯＳＦＥＴ３がオンし、コンデンサー４５を通して
入力端子からベース電流が供給される。
第１図（ｂ）は、ＰＭＯＳＦＥＴ　（ＰチャンネルＭＯ
３ＦＥＴ）７とコンデンサー８を通して、入力端子５か
ら供給する電流によって、ＰＮＰバイポーラトランジス
タ６を駆動する回路である。入力信号が旧ｇｈレベルか
らＬｏｗレベルへ遷移することにより、ＰＭＯＳＦＥＴ
７がオンし、コンデンサ８を通して入力端子へベース電
流を引き抜くことができる。
（実施例２） 第１図（ｃ）、（ｄ）、（ｅ）、（ｆ）は実施例１で述
べた基本回路の原理を用いて、多入力論理回路に対応す
るために、論理を取れる構成にした例である。
第１図（ｃ）において、９は第１の入力端子、１４は第
１のコンデンサー、１２は第１のｎＭＯＳである。また
、１ｏは第Ｎ番目の入力端子、１５は第Ｎ番目のコンデ
ンサー、１３は第Ｎ番目のｎＭＯ５Ｆｆ７Ｔである。こ
わらが図の様に一直列に接続されることにより、Ｎ個の
全ての入力がＨｉ　ｇ　ｈレベルになった時だけＮＰＮ
バイポーラトランジスタ１１にベース電流が供給される
ことになり、ＡＮＤ動作をすることになる。
第１図（ｄ）においても同様に、１６は第１の入端子、
２１は第１のコンデンサー、１９は第１のｎＭＯＳＦＥ
Ｔである。また、１７は第Ｎ番目の入力端子、２２は第
Ｎ番目のコンデンサー、２０は第Ｎ番目のＮＭＯＳＦＥ
Ｔである。これらが図の様に並列に接続されていること
により、Ｎ個の入力のうち、どれか１つでもＨｉ　ｇ　
ｈ状態になると１８のＮＰＮバイポーラトランジスタに
ベース電流が供給されるというＯＲ動作をすることにな
る。
第１図（ｅ）、　（ｆ）は、第１図（Ｑ）、　（ｄ）と
同様に論理をとる方法をＰＮＰ　トランジスタの場合に
ついて示した図である。
第１図（，３）において、２３は第１の入力端子、２８
は第１のコンデンサー、２６は第１のＰＭＯＳＦＥＴで
ある。また、２４は第Ｎ番目の入力端子、２９は第Ｎ番
目のコンデンサー、２７は第Ｎ番目のＰＭＯＳＦＥＴで
ある。これらが図の様に直列に接続されることにより、
Ｎ個の全ての入力がＨｉｇｈレベルになった時だけＰＮ
Ｐバイポーラトランジスタ２５にベース電流が供給され
ることになることになり、ＡＮＤ動作をすることになる
。
第１図（ｆ）においても同様に、３０は第１の入力端子
、３５は第１のコンデンサー、３３は第１の９ＭＯ５Ｆ
ＥＴである。また、３１は第Ｎ番目の入力端子、３６は
第Ｎ番目のコンデンサー、３４は第Ｎ番目のＰＭＯＳＦ
ＥＴである。これらが図の様に並列に接続されることに
より、Ｎ個の入力のうち、どれか１つでもＨｉ　ｇ　ｈ
状態になると３２のＰＮＰバイポーラトランジスタにベ
ース電流が供給されるというＯＲ動作をすることになる
。
本実施例によれば、種々の論理回路に適用可能で、高速
、低消費電力な、ＭＯＳＦＥＴを用いたバイポーラトラ
ンジスタの駆動回路が得られる６という効果がある。
（実施例３） 第５図は１本発明をＰＮＰトランジスタとＰＮＰトラン
ジスタの両方を用いた相補型バイポーラトランジスタ回
路に適用した時の基本構成を示した図である。
５０は信号入力端子、５１と５２は駆動されるＰＮＰ　
トランジスタとＮＰＮトランジスタ、５３はＰＭＯＳＦ
ＥＴ　（ｐチャンネルＭＯＳＦＥＴ）、５４はＮＭＯＳ
ＦＥＴ（ｎチャンネルＭＯＳＦＥＴ）　、５５はコンデ
ンサーを示す。
第５図では、相互にコレクタが接続されたＰＮＰトラン
ジスタ５１およびＮＰ１’ｌランジスタ５２があり、Ｐ
ＮＰ　トランジスタ５１のベースには、ＰＭＯ５ＦＥ７
５３のソースが接続され、ＮＰＮトランジスタ５２のベ
ースには、ＮＭＯＳＦＥＴ５４のソースが接続され、Ｐ
ＭＯ３ＦＥＴ５３および上記ＮＭＯＳＦＥＴ５４のドレ
インは、相互に接続されるとともに、コンデンサー５５
を介して入力端子５０および、上記ＰＭＯ３ＦＥＴ５３
および上記ＮＭＯＳＦＥＴ５４のゲートへ接続されてい
る。
（実施例１）と同様に、入力端子５０がＨｉｇｈレベル
から、Ｌｏｗレベルへ遷移する時は、５１のベース電流
が引き抜かれ、５０がＬｏｗレベルからＨｉｇｈレベル
へ遷移する時は、５２ヘベース電流が供給される。従っ
て５０に印加する入力信号により、５１か５２のいずれ
か一方のバイポーラトランジスタのみが動くという、バ
イポーラトランジスタの相補動作をさせることが出来る
。
本実施例によれば、定常状態において入力端子からベー
スへのリーク電流がなく、従って低消費電力で、しかも
、バイポーラトランジスタの相補動作によって高速な、
論理回路を実現することができる。
（実施例４） 第６図に（実施例３）の基本構成を使った、インバータ
論理ゲート回路の実施例を示す。
第６図において、５０は入力端子、５１はＰＮＰトラン
ジスタ、５２はＮＰＮトランジスタ、５３はＮＭＯＳＦ
ＥＴ　、５４はＰＭＯＳＦＥＴ　、５５はコンデンーで
あり、これらは第５図と共通の構成である。なお、これ
らのＭＯＳＦＥＴはすべてデプリーション型としである
。６０はＮＭＯＳＦＥＴ、６１はＰＭＯＳＦＥＴ、６２
はＭＯＳＦＥＴの電源端子である。ＭＯＳＦＥＴの電源
端子６２は通常、６４はバイポーラトランジスタの電源
端子と同一極性に設定する。また図の破線で示示す様に
、ＭＯＳＦＥＴの電源端子６２とパイボーラトランジス
タの電源端子６４を接続してもよい。
６５はバイポーラトランジスタの基準電位端子、６３は
ＭＯＳＦＥＴの基準電位端子である。これら６３゜６５
も、図に示す様に接続しても良い。６６と６７はそれぞ
れＰＮＰトランジスタ５１とＮＰＮｌ、ランジスタ５２
をクランプするショットキーバリアダイオードなどのダ
イオードであり、破線で示した様に接続して用いても良
い。
次にこの回路の動作を説明する。
先ず、信号に入力端子５ｏがＬｏｗレベルにある時は、
ＰＭＯＳＦＥＴ５３と、ＰＭＯ５ＦＥ７６１がオンし、
ＰＮＰ　トランジスタ５１のベース・エミッタ接合、Ｐ
ＭＯ３ＦＥＴ５３　、　ＮＭＯＳＦＥＴ５４　、　ＰＭ
Ｏ３ＦＥＴ６１を通って、ＮＭＯＳＦＥＴ５４のリーク
電流でその大きさが決まる電流が流れ、ＰＮＰ　トラン
ジスタ５１がオンし、出力端子６８がＨｉｇｈレベルに
なる。
次に、信号入力端子５０がＨｉ　ｇｈレベルにある時は
、ＮＭＯ３ＦＥ７５４と、ＰＭＯＳＦＥＴ６０がオンし
、ＰＮＰトランジスタ５２のベース・エミッタ接合、Ｎ
ＭＯＳＦＥＴ５４　、　ＰＭＯ３ＦＥＴ５３　、　ＰＭ
Ｏ３ＦＥＴ６０を通って、ＰＭＯ３ＦＥＴ５３のリーク
電流でその大きさが決まる電流が流れ、ＮＰＮトランジ
スタ５２がオンし、出力端子６８がＬｏｗレベルになる
。
次に、信号入力端子５０がＬｏｗレベルからＨｉ　ｇ　
ｈレベルへ遷移する時の動作を説明する。
５０の電位が上昇し始めると、ＮＭＯＳＦＥＴ５４がオ
ンし、コンデンサー５５とＮＭＯＳＦＥＴ５４を通って
５０からＮＰＮトランジスタ５２ヘベース電流が供給さ
れ、５２がオンする。
また、信号入力端子５０がＨｉｇｈレベルからＬｏｗレ
ベルへ遷移すると、ＰＭＯＳＦＥＴ５３がオンし、コン
デンサー５５とＰＭＯ５ＦＥ７５３を通って、ＰＮＰト
ランジスタ５１のベース電流が５０へ引き抜かれ、５１
がオンする。
ここで、と、ＰＭＯ３ＦＥＴ５３とＮＭＯＳＦＥＴ５４
はデプリーション型としたのは、以上の説明で分かるよ
うに、オフ状態でもＤＣ的にベース電位を決めるための
少量のリーク電流を流すためと、より小さなオン抵抗を
得ることにより、遷移状態において、より大きいベース
電流を流すことを可能にして、大きいスイッチング速度
を得るためである。
本実施例によれば、 （１）定常状態ではバイポーラトランジスタのＤＣ電位
の保持電流のみが流れるため、論理回路の消費電力を小
さくでき。
しかも、 （２）遷移状態においては、コンデンサーを通して、バ
イポーラトランジスタのベース電流を供給するため、高
速なスイッチング速度が得られるという効果がある。
また、本実施例の回路をつかえば、電源電圧の値が６６
％低下しても、従来回路において、従来の電源電圧とし
たときと同等の論理ゲートの速度が得られる。
（実施例５） 第７図にインバーター論理ゲート回路のもう１つの実施
例を示す。
５ｏから５５までと、６２から６８までは、（実施例４
）と同一物を示す。本実施例が実施例４と異なるのは、
バイポーラトランジスタ５１と５２のベース引き抜きの
手段として用いているＭＯＳＦＥＴである。実施例４に
おいてはそのゲート信号を入力端子からとっていたが、
本実施例では、これを出力端子６８から取っている。こ
れに伴い、６９はＰＭＯＳＦＥＴ　、７０はＮＭＯＳＦ
ＥＴ　とする。
本実施例１によっても、（実施例４）と同様な効果が得
られる。
（実施例６） 第８図に２人力ＮＡＮＤ論理ゲート回路の実施例を示す
。
第８図において８０．８１は入力端子、９８は出力端子
である。８４．８５はＰＭＯＳＦＥＴ　、８６　。
８７はＮＭＯＳＦＥＴ　、　８８　、８９はコンデンサ
ーである。
入力端子８０は、ＰＭＯＳＦＥＴ８４のゲート、　ＮＭ
Ｏ５ＦＥ７９１のゲート、　ＮＭＯＳＦＥＴ８７のゲー
ト、およびＰＭＯ３ＦＥＴ９２のゲートに接続されると
ともに、コンデンサー８８を介してＰＭＯＳＦＥＴ８４
のソース、てＰＭＯＳＦＥＴ８５のソース、　ＮＭＯＳ
ＦＥＴ８６のソース、およびコンデンサー８９に接続さ
れる。
入力端子８１は、コンデンサー８９に接続されるととも
に、ＮＮ０５ＦＥＴ９０のゲート、ＰＭＯ５ＦＩＩ！Ｔ
８５のゲート、ＮＭＯＳＦＥＴ８６のゲート、ＰＭＯ３
ＦＥ７９３のゲートに接続される。
ＰＮＰトランジスタ８２とＮＰＮトランジスタ８３のコ
レクタ間は相互に接続されるとともに、出力端子９８に
接続される。また、それぞれダイオード９９，１００に
よってクランプしてもよい。
ＰＮＰトランジスタ８２のエミッタは、バイポーラの電
源端子９２に接続されており、破線で示すようにＭＯＳ
ＦＥＴの電源端子９４に接続してもよい。
ＮＰＮ　トランジスタ８３のエミッタは、バイポーラト
ランジスタの基準電位端子９７に接続されており、また
図中の破線に示すとと＜　ＭＯＳＦＥＴの基準電位端子
９５に接続されている。
１１１Ｍ０５ＦＥＴ９０のドレインは、ＭＯＳＦＥＴの
１１ｍ端子９４に接続され、そのソースは、ＮＭＯＳＦ
ＥＴ９１のドレインに接続される。
ＮＮ０５ＦＥＴ９０のソースは、ＰＮＰトランジスタ８
２のベース、ＰＭＯ５ＦＥ７８５のドレインおよびＰＭ
Ｏ３ＦＥＴ８４のドレインに接続される。
ＰＭＯ５ＦＥ７８５のソースはＮＭＯＳＦＥＴ８６のド
レインに接続される。
ＮＭＯＳＦＥＴ８６のドレインはＮＭＯＳＦＥＴ８７の
ソースに接続される。
ＮＭＯＳＦＥＴ８７のドレインは、ＮＰＮトランジスタ
８３のベース、ＰＭＯＳＦＥＴ９３のソースおよび。
ＰＭＯ３ＦＥ７９２のソースに接続される。
ＰＮＯＳＦＥＴ９３のドレインは、ＰＰ４ＳＦＥＴ９２
のドレインおよびＭＯＳＦＥＴの基準電位端子９５に接
続される。
上記ＭＯ５ＦＥＴの接続においては、ソースとドレイン
を入れ替えてもよい。この構成で、２つの入力端子のど
ちらか少なくとも一方が、ＬＯＷレベルになる時、ＰＮ
Ｐトランジスタ８２のベース電流を入力端子へ引き抜き
こととなる。両方がｌＩ　ｉ　ｇ　ｈレベルになる時、
入力端子からＮＰＮ　トランジスタ８３にベース電流を
供給することになる。
９０．９１はＮＭＯＳＦＥＴ　、９２　、９３はＰＰ４
ｏＳＦＥＴであり、入力端子８０および８１のレベルに
よって、バイポーラトランジスタ８２．８３をオン。
オフさせ、ＮＡＮＤ論理をとる０表１に入力端子８０お
よび８１のレベルによる、動作状態を示す。
ただし、表１にオフ状態と示しても１Ｍ０ＳＦＥＴ８４
〜９３はデプリーション型であるから、リーク電流は流
れ得る。
本実施例により、〜３ｖ程度の低電源電圧でも。
高速、低消費電力で動作する、２人力ＮＡＮＤ論理ゲー
ト回路が得られた。
なお１本実施例では２人力ＮＡＮＤ回路を例にとって説
明したが、３人力以上のＮＡＮＤ回路にも、あるいは、
類似の構成による、２人力以上のＮＤＲ回路も容易に得
ることができる。
（発明の効果〕 以上述べた様に、本発明によれば、 デプリーション型ＭＯ８を用いて、バイポーラトランジ
スタの駆動回路を構成できるので、従来技術によるバイ
ポーラトランジスタの駆動回路に比べ、低電源電圧でよ
り高速に動作する。
低消費電力な、バイポーラトランジスタの駆動回路が得
られるという、効果がある。
４、図面の簡単な説明　　　゛ 第１図は、本発明の実施例１，２を示す回路図、第２図
、第３図は、バイポーラトランジスタの、ＭＯＳによる
、従来の駆動回路、第４図はエンハンスメント型とデプ
リーション型ＭＯ５の違いを示す、概念図、第５図は実
施例３を示す図、第６図は実施例４を示す図、第７図は
実施例５を示す図、第８図は実施例６を示す図である。
１．５・・・入力端子、２，６・・・駆動されるバイポ
ーラトランジスタ、３，７・・・駆動するＭＯＳ、４゜
８・・・駆動するコンデンサー、５０・・・入力端子、
５１・・・ＰＮＰトランジスタ、５２・・・ＮＰＮトラ
ンジスタ、５３・・・ＰＭＯ３ＦＥＴ　、５４・・・Ｎ
ＭＯＳＦＥＴ　、　５５・・・コンデンサ、−６８出力
端子。
第　１　口 躬１　の ７６．７７　人カゴ韻チ ３３．３午　Ｐ間ａｓ　ＦＥＴ ３５＋３６　］”、チ゛才 ２１３Ｐ間ＯδＦＥＴ 第　４　口 石５０ ￥　６の ５３　　Ｐ間０５１ｍＥ　Ｔ 猶７　口 兄　入力端子　　５牛　ＮＭＱｓ ダＩＰＮＰ！ｒタ　コ〉千゛ン寸− ５２ＮρＮ　　　　　　６１？　　ムカ江綿チ５３　　
ＰＭＣＩ５

Claims (1)

  1. 【特許請求の範囲】 １、ＮＰＮ（ＰＮＰ）バイポーラトランジスタと、コン
    デンサとＮＭＯＳ（ＰＭＯＳ）ＦＥＴとを有し、 該ＮＰＮ（ＰＮＰ）バイポーラトランジスタのベースに
    、該ＮＭＯＳ（ＰＭＯＳ）ＦＥＴのソースを接続し、 該ＮＭＯＳ（ＰＭＯＳ）ＦＥＴのゲートを入力端子とし
    、 入力端子と該ＮＭＯＳ（ＰＭＯＳ）ＦＥＴのドレインと
    の間にコンデンサを接続し、 入力端子に印加する信号により該ＮＰＮ （ＰＮＰ）バイポーラトランジスタを駆動することを特
    徴とする半導体回路装置。 ２、上記ＮＭＯＳ（ＰＭＯＳ）ＦＥＴは、デイプリーシ
    ヨン型であることを特徴とする特許請求の範囲第１項記
    載の半導体回路装置。 ３、相互にコレクタが接続されたＰＮＰトランジスタお
    よびＮＰＮトランジスタを有し、上記ＰＮＰトランジス
    タのベースには、 ＰＭＯＳＦＥＴのソースが接続され、 上記ＮＰＮトランジスタのベースには、 ＮＭＯＳＦＥＴのソースが接続され、 上記ＰＭＯＳＦＥＴおよび上記ＮＭＯＳＦＥＴのドレイ
    ンは、相互に接続されるとともに、コンデンサーを介し
    て入力端子および上記ＰＭＯＳＦＥＴおよび上記ＮＭＯ
    ＳＦＥＴのゲートへ接続されていることを特徴とする半
    導体回路装置。 ４、特許請求の範囲第２項において、 該ＰＮＰトランジスタと、該ＮＰＮトランジスタのそれ
    ぞれに、ベース蓄積電荷の引き抜きのための手段を持つ
    ことを特徴とする半導体回路装置。 ５、特許求の範囲第２項において、 ＰＮＰトランジスタとＮＰＮトランジスタの少なくとも
    一方がショットキーバリアダイオード等のダイオードに
    よつてクランプされていることを特徴とする半導体回路
    装置。
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