JPH0321099B2 - - Google Patents
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- JPH0321099B2 JPH0321099B2 JP60282734A JP28273485A JPH0321099B2 JP H0321099 B2 JPH0321099 B2 JP H0321099B2 JP 60282734 A JP60282734 A JP 60282734A JP 28273485 A JP28273485 A JP 28273485A JP H0321099 B2 JPH0321099 B2 JP H0321099B2
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- substrate
- semiconductor substrate
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- potential
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔概要〕
半導体装置に関し、電源投入時の基板電位の変
動分を抑制し、回路規模を増大させることなくラ
ツチアツプの発生を防止することを目的とし、一
導電型を有する半導体基板と、該半導体基板の表
面に形成され、逆導電型を有し且つ電気的に接地
される第１の領域と、前記半導体基板上の該第１
の領域と異なる領域上に形成され、逆導電型を有
する第２の領域と、該第２の領域内に形成され、
一導電型を有し且つ電源電圧が印加される第３の
領域と、前記半導体基板上の前記第１および第２
の領域と異なる領域上に形成され、逆導電型を有
し且つ該第１の領域と電気的に接続される第４の
領域とを有し、電源投入時に前記半導体基板の電
位が該半導体基板と前記第１の領域との間のpn
接合における順方向電圧の大きさよりも小さくな
るように該半導体基板と前記第４の領域との間の
接合容量が設定されるよう構成する。
動分を抑制し、回路規模を増大させることなくラ
ツチアツプの発生を防止することを目的とし、一
導電型を有する半導体基板と、該半導体基板の表
面に形成され、逆導電型を有し且つ電気的に接地
される第１の領域と、前記半導体基板上の該第１
の領域と異なる領域上に形成され、逆導電型を有
する第２の領域と、該第２の領域内に形成され、
一導電型を有し且つ電源電圧が印加される第３の
領域と、前記半導体基板上の前記第１および第２
の領域と異なる領域上に形成され、逆導電型を有
し且つ該第１の領域と電気的に接続される第４の
領域とを有し、電源投入時に前記半導体基板の電
位が該半導体基板と前記第１の領域との間のpn
接合における順方向電圧の大きさよりも小さくな
るように該半導体基板と前記第４の領域との間の
接合容量が設定されるよう構成する。
本発明は半導体装置に関し、特に、基板バイア
スを使用している相補型金属酸化物半導体（以下
CMOSと称する）装置に関する。本発明による
装置は、例えばコンピユータ等の情報機器、電子
機器等において記憶素子としてのSRAM（スタテ
イツク形ランダムアクセスメモリ）に利用され得
る。
スを使用している相補型金属酸化物半導体（以下
CMOSと称する）装置に関する。本発明による
装置は、例えばコンピユータ等の情報機器、電子
機器等において記憶素子としてのSRAM（スタテ
イツク形ランダムアクセスメモリ）に利用され得
る。
ｐ型基板にｎ型ウエルが形成されてなる
CMOS装置の一例が第６図に模式的に示される。
CMOSはその構成上、破線で示されるように等
価的に、２個のトランジスタからなるサイリスタ
で表わされる。すなわち、一方は、基板１（ｐ領
域）とウエル３（ｎ領域）と拡散層２（ｎ領域）
で構成されるNPN形トランジスタTr1であり、他
方は、基板１（ｐ領域）とウエル３（ｎ領域）と
拡散層４（ｐ領域）で構成されるPNP形トラン
ジスタTr2である。従つて、今仮に何らかの要因
で基板１の電位レベルが所定時間の間、所定レベ
ル以上に上昇したものとすると、トランジスタ
Tr1がオン状態となつてそのコレクタ電位が低下
し、それによつてトランジスタTr2のベース電位
が低下してトランジスタTr2がオン状態となり、
電源Vccから拡散層４、トランジスタTr2，Tr1お
よび拡散層２を介してアースに貫通電流が流れる
（ラツチアツプ）。いつたんラツチアツプが発生す
ると、たとえサイリスタのトリガが消滅しても貫
通電流を止めることはできず、これを止めるには
電源電圧Vccをゼロにする必要がある。
CMOS装置の一例が第６図に模式的に示される。
CMOSはその構成上、破線で示されるように等
価的に、２個のトランジスタからなるサイリスタ
で表わされる。すなわち、一方は、基板１（ｐ領
域）とウエル３（ｎ領域）と拡散層２（ｎ領域）
で構成されるNPN形トランジスタTr1であり、他
方は、基板１（ｐ領域）とウエル３（ｎ領域）と
拡散層４（ｐ領域）で構成されるPNP形トラン
ジスタTr2である。従つて、今仮に何らかの要因
で基板１の電位レベルが所定時間の間、所定レベ
ル以上に上昇したものとすると、トランジスタ
Tr1がオン状態となつてそのコレクタ電位が低下
し、それによつてトランジスタTr2のベース電位
が低下してトランジスタTr2がオン状態となり、
電源Vccから拡散層４、トランジスタTr2，Tr1お
よび拡散層２を介してアースに貫通電流が流れる
（ラツチアツプ）。いつたんラツチアツプが発生す
ると、たとえサイリスタのトリガが消滅しても貫
通電流を止めることはできず、これを止めるには
電源電圧Vccをゼロにする必要がある。
従来、このような異常現象（ラツチアツプ）を
防止するために種々の手段がとられている。１つ
の手段としては、トランジスタTr1，Tr2をオン
状態にしないようにする観点からトランジスタ
Tr1，Tr2のベース幅に相当する間隔d1，d2を大き
くする方法があるが、これは回路規模の微細化に
逆行する手段であるので好ましくない。そこで、
一般的に用いられている手段として、基板バイア
スを使用する方法がある。これは、他の周辺回路
に適宜配置された基板バイアス発生回路（図示せ
ず）により基板１に負の電圧（およそ−3V）を
供給するようにしたものである。
防止するために種々の手段がとられている。１つ
の手段としては、トランジスタTr1，Tr2をオン
状態にしないようにする観点からトランジスタ
Tr1，Tr2のベース幅に相当する間隔d1，d2を大き
くする方法があるが、これは回路規模の微細化に
逆行する手段であるので好ましくない。そこで、
一般的に用いられている手段として、基板バイア
スを使用する方法がある。これは、他の周辺回路
に適宜配置された基板バイアス発生回路（図示せ
ず）により基板１に負の電圧（およそ−3V）を
供給するようにしたものである。
第５図ａ，ｂにはCMOSおよび基板バイアス
発生回路に電源Vccが投入されてから定常状態に
落ち着くまでの基板１の電位VBBと電源電圧VCC
の関係が示される。基板バイアス発生回路は所定
の電圧V0に達した時点t0で動作するため、この時
点t0に達するまでは、基板１の電位VBBは、ウエ
ル３と基板１の間の接合容量Ｃ１と、基板１と拡
散層２の間の接合容量Ｃ２との逆比に応じて上昇
する。すなわち、第７図に示される等価回路から
も明らかなように、電位VBBは次式で表わされ
る。
発生回路に電源Vccが投入されてから定常状態に
落ち着くまでの基板１の電位VBBと電源電圧VCC
の関係が示される。基板バイアス発生回路は所定
の電圧V0に達した時点t0で動作するため、この時
点t0に達するまでは、基板１の電位VBBは、ウエ
ル３と基板１の間の接合容量Ｃ１と、基板１と拡
散層２の間の接合容量Ｃ２との逆比に応じて上昇
する。すなわち、第７図に示される等価回路から
も明らかなように、電位VBBは次式で表わされ
る。
VBB＝C1／（C1＋C2）・VCC…… (1)
〔発明が解決しようとする問題点〕
上述した従来形の基板バイアスを使用している
CMOS装置においては、CMOSの構造上、接合
容量Ｃ１の方が接合容量Ｃ２に比べ極めて大きい
ため、(1)式の関係から明らかなように、電源VCC
が投入された時の基板の電位VBBはサイリスタの
トリガとなり得るほど充分大きい値となり、これ
によつてラツチアツプが発生し易いという問題が
あつた。
CMOS装置においては、CMOSの構造上、接合
容量Ｃ１の方が接合容量Ｃ２に比べ極めて大きい
ため、(1)式の関係から明らかなように、電源VCC
が投入された時の基板の電位VBBはサイリスタの
トリガとなり得るほど充分大きい値となり、これ
によつてラツチアツプが発生し易いという問題が
あつた。
また、基板１と拡散層２の間のpn接合におけ
る順方向等価抵抗が比較的大きいことに起因して
放電が速やかに行われず、それによつて、微小な
雑音信号が基板に印加された場合でも基板の電位
VBBが比較的大きい値を維持することになり、ラ
ツチアツプに移行する可能性も充分予想される。
る順方向等価抵抗が比較的大きいことに起因して
放電が速やかに行われず、それによつて、微小な
雑音信号が基板に印加された場合でも基板の電位
VBBが比較的大きい値を維持することになり、ラ
ツチアツプに移行する可能性も充分予想される。
本発明は、上述した従来形における問題点に鑑
み創作されたもので、電源投入時の基板の電位の
変動分を抑制し、回路規模を増大させることなく
ラツチアツプの発生を防止することができる半導
体装置を提供することを目的としている。
み創作されたもので、電源投入時の基板の電位の
変動分を抑制し、回路規模を増大させることなく
ラツチアツプの発生を防止することができる半導
体装置を提供することを目的としている。
第１図の原理ブロツク図に示されるように、本
発明の半導体装置は、一導電型を有する半導体基
板１と、該半導体基板１の表面に形成され、逆導
電型を有し且つ電気的に接地される第１の領域２
と、前記半導体基板１上の該第１の領域２と異な
る領域上に形成され、逆導電型を有する第２の領
域３と、該第２の領域３内に形成され、一導電型
を有し且つ電源電圧Vccが印加される第３の領域
４と、前記半導体基板１上の前記第１および第２
の領域２，３と異なる領域上に形成され、逆導電
型を有し且つ該第１の領域２と電気的に接続され
る第４の領域６とを有し、電源投入時に前記半導
体基板１の電位VBBが該半導体基板１と前記第１
の領域２との間にpn接合における順方向電圧の
大きさよりも小さくなるように該半導体基板１と
前記第４の領域６との間の接合容量Ｃ３が設定さ
れていることを特徴とする。
発明の半導体装置は、一導電型を有する半導体基
板１と、該半導体基板１の表面に形成され、逆導
電型を有し且つ電気的に接地される第１の領域２
と、前記半導体基板１上の該第１の領域２と異な
る領域上に形成され、逆導電型を有する第２の領
域３と、該第２の領域３内に形成され、一導電型
を有し且つ電源電圧Vccが印加される第３の領域
４と、前記半導体基板１上の前記第１および第２
の領域２，３と異なる領域上に形成され、逆導電
型を有し且つ該第１の領域２と電気的に接続され
る第４の領域６とを有し、電源投入時に前記半導
体基板１の電位VBBが該半導体基板１と前記第１
の領域２との間にpn接合における順方向電圧の
大きさよりも小さくなるように該半導体基板１と
前記第４の領域６との間の接合容量Ｃ３が設定さ
れていることを特徴とする。
上述した構成によれば、電源投入時に基板電位
VBBが半導体基板１と第１の領域２との間のpn接
合における順方向電圧の大きさよりも小さくなる
ように該半導体基板と第４の領域６との間の接合
容量Ｃ３が設定されているので、電源の投入時に
各領域間の接合容量のカツプリングに起因して生
じる。基板の電位の変動分を抑制することがで
き、それによつてラツチアツプへの移行を防止す
ることが可能となる。
VBBが半導体基板１と第１の領域２との間のpn接
合における順方向電圧の大きさよりも小さくなる
ように該半導体基板と第４の領域６との間の接合
容量Ｃ３が設定されているので、電源の投入時に
各領域間の接合容量のカツプリングに起因して生
じる。基板の電位の変動分を抑制することがで
き、それによつてラツチアツプへの移行を防止す
ることが可能となる。
第２図および第３図に本発明の一実施例として
の半導体装置が示されており、第２図は第３図の
−線から見た概略的な断面図で、第３図は概
略的な平面図である。
の半導体装置が示されており、第２図は第３図の
−線から見た概略的な断面図で、第３図は概
略的な平面図である。
本実施例においてはｐ型基板・ｎ型ウエル方式
のCMOSデバイスが用いられ、インバータとし
て形成されている。すなわち、負荷用トランジス
タとしてのｐチヤネルMOS電界効果トランジス
タ（PMOSFET）はｎ型ウエル３内に形成され、
増幅用トランジスタとしてのｎチヤネル
MOSFET（nMOSFET）はｐ型基板１内に形成
されている。
のCMOSデバイスが用いられ、インバータとし
て形成されている。すなわち、負荷用トランジス
タとしてのｐチヤネルMOS電界効果トランジス
タ（PMOSFET）はｎ型ウエル３内に形成され、
増幅用トランジスタとしてのｎチヤネル
MOSFET（nMOSFET）はｐ型基板１内に形成
されている。
CMOSデバイスは知られている方法を用いて
形成されており、一例として、基板１の全面酸化
→ｎ型ウエル３を形成するためのＰイオン打込み
およびドライブイン拡散→フイールド酸化→
FET領域の形成→pMOSのフイールドへのイオ
ン打込み→nMOSのフイールドへのイオン打込み
→フイールドおよびゲート酸化→pMOSおよび
nMOSのパンチスルー防止およびVth（しきい値電
圧）制御用イオン打込み→多結晶Siデポジシヨン
（絶縁層１０の形成）→ゲート用多結晶Siのエツ
チング→拡散層（n+）２を形成するためのＰイ
オン打込み→拡散層（p+）４を形成するための
Ｂイオン打込み→拡散→コンタクト孔形成→Al
デポジシヨン（電極１１S，１１G，１１D，１２S，
１２G，１２Dの形成→Alのエツチング、といつた
工程を経て形成される。
形成されており、一例として、基板１の全面酸化
→ｎ型ウエル３を形成するためのＰイオン打込み
およびドライブイン拡散→フイールド酸化→
FET領域の形成→pMOSのフイールドへのイオ
ン打込み→nMOSのフイールドへのイオン打込み
→フイールドおよびゲート酸化→pMOSおよび
nMOSのパンチスルー防止およびVth（しきい値電
圧）制御用イオン打込み→多結晶Siデポジシヨン
（絶縁層１０の形成）→ゲート用多結晶Siのエツ
チング→拡散層（n+）２を形成するためのＰイ
オン打込み→拡散層（p+）４を形成するための
Ｂイオン打込み→拡散→コンタクト孔形成→Al
デポジシヨン（電極１１S，１１G，１１D，１２S，
１２G，１２Dの形成→Alのエツチング、といつた
工程を経て形成される。
基板１の外部において、電極１１Sは後述の
GND（接地）ライン１３に電気的に接続され、電
極１２Sは電源VCCに接続されている。また、電極
１１Gおよび１２Gは相互接続され、かつ入力端子
INに接続され、電極１１Dおよび１２Dは相互接
続され、かつ出力端子OUTに接続されている。
GND（接地）ライン１３に電気的に接続され、電
極１２Sは電源VCCに接続されている。また、電極
１１Gおよび１２Gは相互接続され、かつ入力端子
INに接続され、電極１１Dおよび１２Dは相互接
続され、かつ出力端子OUTに接続されている。
GNDライン１３は、第３図に示されるように、
チツプ１４上においてGNDパツド１５から導出
され、チツプ上の周辺回路１６まで延びている。
本実施例におけるCMOSデバイスは周辺回路１
６内に含まれるものであり、第２図に示される破
線部分は周辺回路１６側とGNDライン１３側の
境界を示すものである。
チツプ１４上においてGNDパツド１５から導出
され、チツプ上の周辺回路１６まで延びている。
本実施例におけるCMOSデバイスは周辺回路１
６内に含まれるものであり、第２図に示される破
線部分は周辺回路１６側とGNDライン１３側の
境界を示すものである。
GNDライン１３側においても、６は拡散層
（n+）であつて、前述したCMOSデバイスの製造
工程において拡散層（n+）２を形成する時に同
時に形成されるものである。基板１と拡散層
（n+）６の間の接合容量（Ｃ３とする）が基板１
と拡散層（n+）２の間の接合容量（Ｃ２とする）
に比べて大きくなるようにする必要がある。この
拡散層（n+）６はAlからなるGNDライン１３に
接続されている。
（n+）であつて、前述したCMOSデバイスの製造
工程において拡散層（n+）２を形成する時に同
時に形成されるものである。基板１と拡散層
（n+）６の間の接合容量（Ｃ３とする）が基板１
と拡散層（n+）２の間の接合容量（Ｃ２とする）
に比べて大きくなるようにする必要がある。この
拡散層（n+）６はAlからなるGNDライン１３に
接続されている。
また、図示はしないがｐ型基板１に負のバイア
ス電圧（および−3V）を供給するための基板バ
イアス発生回路路が内部接続されており、この回
路はｐ型基板・ｎ型ウエル方式のCMOSデバイ
スと共に通常用いられるものであつて、周知の回
路である。
ス電圧（および−3V）を供給するための基板バ
イアス発生回路路が内部接続されており、この回
路はｐ型基板・ｎ型ウエル方式のCMOSデバイ
スと共に通常用いられるものであつて、周知の回
路である。
前述したようにCMOSの構造上、ｎ型ウエル
３とｐ型基板１の間の接合領域面積（接合容量を
Ｃ１とする）は、拡散層（n+）２とｐ型基板１
の間の接合領域面積（接合容量Ｃ２）に比べ極め
て大きい。しかしながら本実施例の装置において
は、接合容量Ｃ２と並列に、前述の極めて大きい
値をもつ接合容量Ｃ３が接続されることになる。
電源VCCが投入された時の基板電位VBBは、前述
した(1)式の関係を参照すると次式で表わされる。
３とｐ型基板１の間の接合領域面積（接合容量を
Ｃ１とする）は、拡散層（n+）２とｐ型基板１
の間の接合領域面積（接合容量Ｃ２）に比べ極め
て大きい。しかしながら本実施例の装置において
は、接合容量Ｃ２と並列に、前述の極めて大きい
値をもつ接合容量Ｃ３が接続されることになる。
電源VCCが投入された時の基板電位VBBは、前述
した(1)式の関係を参照すると次式で表わされる。
VBB＝C1／（C1＋C2＋C3）・VCC…… (2)
第４図には第２図に示される装置の電源投入時
の等価回路が示される。さらに第５図ｂには、本
実施例の装置に電源VCCを投入した時の基板電位
VBBの変化が破線で示されており、実線で示され
る従来形における基板電位VBBの変化との対比か
らも明らかなように、基板電位VBBの電源投入時
の変動分はΔVだけ低減されている。
の等価回路が示される。さらに第５図ｂには、本
実施例の装置に電源VCCを投入した時の基板電位
VBBの変化が破線で示されており、実線で示され
る従来形における基板電位VBBの変化との対比か
らも明らかなように、基板電位VBBの電源投入時
の変動分はΔVだけ低減されている。
従つて、基板バイアス発生回路が動作を開始す
る時点t0における基板電位VBB（＝
C1／（C1＋C2＋C3）．V0）の大きさを、少なくとも、 基板１と拡散層（n+）２および６との間にpn接
合における順方向電圧の大きさより小さくするこ
とにより、ラツチアツプの発生を防止することが
できる。また、本実施例の装置においては
CMOSデバイスの回路規模を大きくすることな
く、基板１の対地容量を充分に大きくすることが
できる。
る時点t0における基板電位VBB（＝
C1／（C1＋C2＋C3）．V0）の大きさを、少なくとも、 基板１と拡散層（n+）２および６との間にpn接
合における順方向電圧の大きさより小さくするこ
とにより、ラツチアツプの発生を防止することが
できる。また、本実施例の装置においては
CMOSデバイスの回路規模を大きくすることな
く、基板１の対地容量を充分に大きくすることが
できる。
なお、上述した実施例ではCMOS構造のデバ
イスについて説明したが、本発明は、CMOSに
限定されず、半導体基板内にpnpn接合が形成さ
れ且つ同様の電位関係が有れば、同様に適用され
得ることは当業者には明らかであろう。
イスについて説明したが、本発明は、CMOSに
限定されず、半導体基板内にpnpn接合が形成さ
れ且つ同様の電位関係が有れば、同様に適用され
得ることは当業者には明らかであろう。
以上説明したように本発明によれば、電源投入
時における基板の電位の変動分を抑制し、回路規
模を増大させることなくラツチアツプの発生を防
止することができる。
時における基板の電位の変動分を抑制し、回路規
模を増大させることなくラツチアツプの発生を防
止することができる。
第１図は本発明による半導体装置の原理ブロツ
ク図、第２図は本発明の一実施例を示す概略的な
断面図、第３図は第２図に示される装置を示す概
略的な平面図、第４図は第２図に示される装置の
電源投入時の等価回路図、第５図ａ，ｂは電源電
圧VCCと基板電位VBBの関係を示す図、第６図は
CMOS装置の一例を示す模式図、第７図は第６
図に示される装置の電源投入時の等価回路図、で
ある。 １……基板、２……第１の領域（拡散層）、３
……第２の領域（ウエル）、４……第３の領域
（拡散層）、６……第４の領域（拡散層）、VCC…
…電源（電圧）、VBB……基板電位、Ｃ１，Ｃ２，
Ｃ３……接合容量。
ク図、第２図は本発明の一実施例を示す概略的な
断面図、第３図は第２図に示される装置を示す概
略的な平面図、第４図は第２図に示される装置の
電源投入時の等価回路図、第５図ａ，ｂは電源電
圧VCCと基板電位VBBの関係を示す図、第６図は
CMOS装置の一例を示す模式図、第７図は第６
図に示される装置の電源投入時の等価回路図、で
ある。 １……基板、２……第１の領域（拡散層）、３
……第２の領域（ウエル）、４……第３の領域
（拡散層）、６……第４の領域（拡散層）、VCC…
…電源（電圧）、VBB……基板電位、Ｃ１，Ｃ２，
Ｃ３……接合容量。
Claims (1)
- 【特許請求の範囲】 １ 一導電型を有する半導体基板１と、 該半導体基板１の表面に形成され、逆導電型を
有し且つ電気的に接地される第１の領域２と、 前記半導体基板１上の該第１の領域２と異なる
領域上に形成され、逆導電型を有する第２の領域
３と、 該第２の領域３内に形成され、一導電型を有し
且つ電源電圧Vccが印加される第３の領域４と、 前記半導体基板１上の前記第１および第２の領
域２，３と異なる領域上に形成され、逆導電型を
有し且つ該第１の領域２と電気的に接続される第
４の領域６とを有し、 電源投入時に前記半導体基板１の電位VBBが該
半導体基板１と前記第１の領域２との間にpn接
合における順方向電圧の大きさよりも小さくなる
ように該半導体基板１と前記第４の領域６との間
の接合容量Ｃ３が設定されていることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60282734A JPS62143454A (ja) | 1985-12-18 | 1985-12-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60282734A JPS62143454A (ja) | 1985-12-18 | 1985-12-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62143454A JPS62143454A (ja) | 1987-06-26 |
| JPH0321099B2 true JPH0321099B2 (ja) | 1991-03-20 |
Family
ID=17656350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60282734A Granted JPS62143454A (ja) | 1985-12-18 | 1985-12-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62143454A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0548020A (ja) * | 1991-08-12 | 1993-02-26 | Mitsubishi Electric Corp | 半導体集積回路 |
-
1985
- 1985-12-18 JP JP60282734A patent/JPS62143454A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62143454A (ja) | 1987-06-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |