JPH0332225B2 - - Google Patents
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- JPH0332225B2 JPH0332225B2 JP56146287A JP14628781A JPH0332225B2 JP H0332225 B2 JPH0332225 B2 JP H0332225B2 JP 56146287 A JP56146287 A JP 56146287A JP 14628781 A JP14628781 A JP 14628781A JP H0332225 B2 JPH0332225 B2 JP H0332225B2
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- Japan
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- circuit
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- complementary
- latch
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特に相補型半導体
装置に関する。
装置に関する。
相補型半導体装置は、低消費電力で動作速度が
高スピードであり、電源電圧の変動に対して安定
な動作で強く、雑音余裕度が大きいなどの優れた
特徴を持つために近年益々その用途が広がりつつ
ある。しかし、これら優れた特徴をもつものの、
集積度があがらない、ラツチアツプ現象を生じる
などの欠点をもつていた。これらの欠点は、相互
に関連する部分をもつが、集積度に関しては最近
の超LSI技術により緩和され、相補型半導体装置
の最大の問題点はラツチアツプ現象の最良の防止
策がないことであつた。
高スピードであり、電源電圧の変動に対して安定
な動作で強く、雑音余裕度が大きいなどの優れた
特徴を持つために近年益々その用途が広がりつつ
ある。しかし、これら優れた特徴をもつものの、
集積度があがらない、ラツチアツプ現象を生じる
などの欠点をもつていた。これらの欠点は、相互
に関連する部分をもつが、集積度に関しては最近
の超LSI技術により緩和され、相補型半導体装置
の最大の問題点はラツチアツプ現象の最良の防止
策がないことであつた。
相補型半導体装置は、一般にたとえば第１図に
示すような構造である。すなわち、Ｎ形のシリコ
ン基板１の一方面にＰ形領域２を形成し、この領
域２および基板１にソースＳ、ドレーンＤ、ゲー
トＧからなる互いに相反する動作をするMOSト
ランジスタ３，４を形成し、入力端子Vioに入力
信信を印加すると出力端子Vputに出力信号が得ら
れる構成になつている。このようなCMOS回路
を有する構造の相補型半導体装置において、ラツ
チアツプ現象は次のようにして発生する。すなわ
ち、基板１に形成されている寄生PNPトランジ
スタと寄生NPNトランジスタはそれぞれコレク
タとベースとで結合し、ｐチヤネルMOSトラン
ジスタ４のP+拡散層と、Ｎ形基板１と、Ｐ形ウ
エル領域２と、ＮチヤネルMOSトランジスタ３
のN+拡散層とによつていわゆるPNPNサイリス
タ構造を形成し、このサイリスタ構造が動作した
場合には大電流が流れ、相補型半導体装置の動作
を阻害し、遂には大電流による発熱で相補型半導
体装置を破壊する現象を呈する。この現象をラツ
チアツプ現象と言つている。このラツチアツプ現
象の生ずる条件は、PNPN構造が形成され、 外来雑音電圧がサイリスタ（PNPN構造）
に入ること。
示すような構造である。すなわち、Ｎ形のシリコ
ン基板１の一方面にＰ形領域２を形成し、この領
域２および基板１にソースＳ、ドレーンＤ、ゲー
トＧからなる互いに相反する動作をするMOSト
ランジスタ３，４を形成し、入力端子Vioに入力
信信を印加すると出力端子Vputに出力信号が得ら
れる構成になつている。このようなCMOS回路
を有する構造の相補型半導体装置において、ラツ
チアツプ現象は次のようにして発生する。すなわ
ち、基板１に形成されている寄生PNPトランジ
スタと寄生NPNトランジスタはそれぞれコレク
タとベースとで結合し、ｐチヤネルMOSトラン
ジスタ４のP+拡散層と、Ｎ形基板１と、Ｐ形ウ
エル領域２と、ＮチヤネルMOSトランジスタ３
のN+拡散層とによつていわゆるPNPNサイリス
タ構造を形成し、このサイリスタ構造が動作した
場合には大電流が流れ、相補型半導体装置の動作
を阻害し、遂には大電流による発熱で相補型半導
体装置を破壊する現象を呈する。この現象をラツ
チアツプ現象と言つている。このラツチアツプ現
象の生ずる条件は、PNPN構造が形成され、 外来雑音電圧がサイリスタ（PNPN構造）
に入ること。
サイリスタがターンオンすること。
ターンオン状態が維持されること。
などの３つの条件を満足することである。このラ
ツチアツプ現象を防止するには、上記３つの条件
のうち少なくとも１項を生じさせないことであ
る。
ツチアツプ現象を防止するには、上記３つの条件
のうち少なくとも１項を生じさせないことであ
る。
このようなラツチアツプ現象の防止は従来次の
ように行つている。すなわち、第１の手段は、寄
生サイリスタ構造（PNPN構造）の形成を防止
する為に、それぞれのMOSトランジスタ３，４
を分離する方法である。この代表的な例は、SOS
（Silicon On Saphier）に相補型半導体装置を形
成することである。このように構成すると、それ
ぞれのトランジスタがサフアイアもしくは酸化物
で分離される為に、サイリスタ構造にならず、ラ
ツチアツプ現象を生じない。しかしながら、この
方法は製造方法が複雑になるという欠点がある。
ように行つている。すなわち、第１の手段は、寄
生サイリスタ構造（PNPN構造）の形成を防止
する為に、それぞれのMOSトランジスタ３，４
を分離する方法である。この代表的な例は、SOS
（Silicon On Saphier）に相補型半導体装置を形
成することである。このように構成すると、それ
ぞれのトランジスタがサフアイアもしくは酸化物
で分離される為に、サイリスタ構造にならず、ラ
ツチアツプ現象を生じない。しかしながら、この
方法は製造方法が複雑になるという欠点がある。
第２の手段は、たとえば特開昭50−98791号公
報に開示されているように、寄生サイリスタ内の
PNPトランジスタとNPNトランジスタとの間の
電気的径路を遮断する層を形成する方法である。
この方法は、製造工程が簡易化されるものの、遮
断層を別に必要とするために半導体装置の面積が
増加し、集積度があがらないという欠点がある。
報に開示されているように、寄生サイリスタ内の
PNPトランジスタとNPNトランジスタとの間の
電気的径路を遮断する層を形成する方法である。
この方法は、製造工程が簡易化されるものの、遮
断層を別に必要とするために半導体装置の面積が
増加し、集積度があがらないという欠点がある。
第３の手段は、第１図で示す横型PNPトラン
ジスタのベースを長くし、そのトランジスタの電
流増幅率を低下させることによつて、サイリスタ
のターンオン条件を成立させない方法である。こ
の方法も、ベースをターンオンさせない長さに長
くするため、第２の手段と同様に半導体装置の面
積が増加し、集積度があがらないという欠点があ
る。
ジスタのベースを長くし、そのトランジスタの電
流増幅率を低下させることによつて、サイリスタ
のターンオン条件を成立させない方法である。こ
の方法も、ベースをターンオンさせない長さに長
くするため、第２の手段と同様に半導体装置の面
積が増加し、集積度があがらないという欠点があ
る。
本発明は上記事情に鑑みてなされたもので、そ
の目的とするところは、ラツチアツプ現象を防止
するとともに集積度が落ちることなく、製造方法
も複雑でない半導体装置を提供することにある。
の目的とするところは、ラツチアツプ現象を防止
するとともに集積度が落ちることなく、製造方法
も複雑でない半導体装置を提供することにある。
この発明の半導体装置は、第１導電型の半導体
基板と、この半導体基板の表面領域に形成された
第２導電型の第１ウエル領域と、前記半導体基板
の表面領域に形成され、前記第１ウエル領域より
も単位面積当たりの抵抗値が小さい第２導電型の
第２ウエル領域と、前記第１ウエル領域に形成さ
れた第１導電チヤネル型MOSトランジスタおよ
び前記半導体基板に形成された第２導電チヤネル
型MOSトランジスタを各々が含む複数の第１の
相補型MOS回路と、前記第２ウエル領域に形成
された第１導電チヤネル型MOSトランジスタお
よび前記半導体基板に形成された第２導電チヤネ
ル型MOSトランジスタを各々が含む複数の第２
の相補型MOS回路とを具備し、前記第１の相補
型MOS回路は高集積度に形成され、前記第２の
相補型MOS回路ではラツチアツプ現象の発生が
抑制されることを特徴とする。
基板と、この半導体基板の表面領域に形成された
第２導電型の第１ウエル領域と、前記半導体基板
の表面領域に形成され、前記第１ウエル領域より
も単位面積当たりの抵抗値が小さい第２導電型の
第２ウエル領域と、前記第１ウエル領域に形成さ
れた第１導電チヤネル型MOSトランジスタおよ
び前記半導体基板に形成された第２導電チヤネル
型MOSトランジスタを各々が含む複数の第１の
相補型MOS回路と、前記第２ウエル領域に形成
された第１導電チヤネル型MOSトランジスタお
よび前記半導体基板に形成された第２導電チヤネ
ル型MOSトランジスタを各々が含む複数の第２
の相補型MOS回路とを具備し、前記第１の相補
型MOS回路は高集積度に形成され、前記第２の
相補型MOS回路ではラツチアツプ現象の発生が
抑制されることを特徴とする。
この半導体装置にあつては、第２ウエル領域の
抵抗値が第１ウエル領域よりも小さいので、第１
および第２ウエル領域に外来雑音が入力された
時、第２ウエル領域内で発生される電圧降下は第
１ウエル領域で発生される電圧降下よりも小さ
い。
抵抗値が第１ウエル領域よりも小さいので、第１
および第２ウエル領域に外来雑音が入力された
時、第２ウエル領域内で発生される電圧降下は第
１ウエル領域で発生される電圧降下よりも小さ
い。
前述したラツチアツプ現象の発生要因のうち、
サイリスタのターンオンはウエル領域の電圧降下
が大きいほど生じ易い。これは、ウエル領域の電
圧降下が大きいと、そのウエル領域内に寄生的に
形成されるバイポーラトランジスタがオンする条
件を満たし易くなるためである。
サイリスタのターンオンはウエル領域の電圧降下
が大きいほど生じ易い。これは、ウエル領域の電
圧降下が大きいと、そのウエル領域内に寄生的に
形成されるバイポーラトランジスタがオンする条
件を満たし易くなるためである。
この発明では、第２ウエル領域に生じる電圧降
下が小さいので、第２の相補型MOS回路におけ
るラツチアツプ現象の発生を抑制することができ
る。
下が小さいので、第２の相補型MOS回路におけ
るラツチアツプ現象の発生を抑制することができ
る。
以下、第２図および第３図を参照して本発明の
実施例を相補型MOS−RAM（ランダム・アクセ
ス・メモリ）に適用した場合について説明する。
第２図に示されているＮ形シリコン基板２１およ
びＰ形ウエル領域２２，２３には、第１図と同様
のＰチヤネルMOSトランジスタおよびＮチヤネ
ルMOSトランジスタが多数それぞれ形成される
ものであるが、ここでは本発明の特徴であるＰ形
ウエル領域２２，２３の構造を分かり易くするた
めに、それらトランジスタ素子の図示は省略す
る。同様に、第３図においても、Ｎ形シリコン基
板３１、Ｐ形ウエル領域３２，３３だけを図示
し、これら基板および各領域に形成されるMOS
トランジスタは省略する。
実施例を相補型MOS−RAM（ランダム・アクセ
ス・メモリ）に適用した場合について説明する。
第２図に示されているＮ形シリコン基板２１およ
びＰ形ウエル領域２２，２３には、第１図と同様
のＰチヤネルMOSトランジスタおよびＮチヤネ
ルMOSトランジスタが多数それぞれ形成される
ものであるが、ここでは本発明の特徴であるＰ形
ウエル領域２２，２３の構造を分かり易くするた
めに、それらトランジスタ素子の図示は省略す
る。同様に、第３図においても、Ｎ形シリコン基
板３１、Ｐ形ウエル領域３２，３３だけを図示
し、これら基板および各領域に形成されるMOS
トランジスタは省略する。
第２図において、Ｎ形シリコン基板２１の主表
面領域には、深さが5μmで不純物濃度が７×1515
cm-3のＰ形ウエル領域２２と、深さが8μmで不純
物濃度がＰ形ウエル領域２２と同じ７×1015cm-3
のＰ形ウエル領域２３が形成されている。この場
合、Ｐ形ウエル領域２２の単位面積当りの抵抗値
は約9kΩ／□、Ｐ形ウエル領域２３の単位面積
当りの抵抗値は約6kΩ／□になる。ここで、単
位面積当りの抵抗値とは、Ｐ形ウエル領域２２，
２３内において基板２１の主表面領域に平行する
方向に流れる電流に対しての平均的抵抗値のこと
である。
面領域には、深さが5μmで不純物濃度が７×1515
cm-3のＰ形ウエル領域２２と、深さが8μmで不純
物濃度がＰ形ウエル領域２２と同じ７×1015cm-3
のＰ形ウエル領域２３が形成されている。この場
合、Ｐ形ウエル領域２２の単位面積当りの抵抗値
は約9kΩ／□、Ｐ形ウエル領域２３の単位面積
当りの抵抗値は約6kΩ／□になる。ここで、単
位面積当りの抵抗値とは、Ｐ形ウエル領域２２，
２３内において基板２１の主表面領域に平行する
方向に流れる電流に対しての平均的抵抗値のこと
である。
基板２１およびＰ形ウエル領域２２には、各々
がＰチヤネルMOSトランジスタおよびＮチヤネ
ルMOSトランジスタより構成される多数の第１
の相補型MOS回路が形成される。そして、これ
ら第１の相補型MOS回路によつて、RAM内のメ
モリセル、行デコーダ、列デコーダなどの回路が
構成される。同様に、基板２１およびＰ形ウエル
領域２３にも、各々がＰチヤネルMOSトランジ
スタおよびＮチヤネルMOSトランジスタより構
成される多数の第２の相補型MOS回路が形成さ
れる。そして、これら第２の相補型MOS回路に
よつて、RAM内の電源回路および信号入出力回
路等が構成される。
がＰチヤネルMOSトランジスタおよびＮチヤネ
ルMOSトランジスタより構成される多数の第１
の相補型MOS回路が形成される。そして、これ
ら第１の相補型MOS回路によつて、RAM内のメ
モリセル、行デコーダ、列デコーダなどの回路が
構成される。同様に、基板２１およびＰ形ウエル
領域２３にも、各々がＰチヤネルMOSトランジ
スタおよびＮチヤネルMOSトランジスタより構
成される多数の第２の相補型MOS回路が形成さ
れる。そして、これら第２の相補型MOS回路に
よつて、RAM内の電源回路および信号入出力回
路等が構成される。
第１の相補型MOS回路と第２の相補型MOS回
路とでは、ラツチアツプの起こり易すさが異な
る。これは、Ｐ形ウエル領域２２と２３の単位面
積当りの抵抗値が異なるためである。前述したラ
ツチアツプの３つの要因のうち、サイリスタのタ
ーンオンはウエル領域の電圧降下が大きいほど生
じ易い。なぜなら、ウエル領域の電圧降下が大き
いと、そのウエル領域内に寄生的に形成されるバ
イポーラトランジスタがオンする条件を満たし易
くなるためである。
路とでは、ラツチアツプの起こり易すさが異な
る。これは、Ｐ形ウエル領域２２と２３の単位面
積当りの抵抗値が異なるためである。前述したラ
ツチアツプの３つの要因のうち、サイリスタのタ
ーンオンはウエル領域の電圧降下が大きいほど生
じ易い。なぜなら、ウエル領域の電圧降下が大き
いと、そのウエル領域内に寄生的に形成されるバ
イポーラトランジスタがオンする条件を満たし易
くなるためである。
この実施例では、Ｐ形ウエル領域２２よりもＰ
形ウエル領域２３の方が単位面積当りの抵抗値が
小さいので、Ｐ形ウエル領域２２，２３に外来雑
音が入力された時、Ｐ形ウエル領域２３内で発生
される電圧降下はＰ形ウエル２２内で発生される
電圧降下よりも小さい。
形ウエル領域２３の方が単位面積当りの抵抗値が
小さいので、Ｐ形ウエル領域２２，２３に外来雑
音が入力された時、Ｐ形ウエル領域２３内で発生
される電圧降下はＰ形ウエル２２内で発生される
電圧降下よりも小さい。
したがつて、Ｎ形シリコン基板２１とＰ形ウエ
ル領域２３により構成される第２の相補型MOS
回路の方が第１の相補型MOS回路に比べてラツ
チアツプが生じにくい。
ル領域２３により構成される第２の相補型MOS
回路の方が第１の相補型MOS回路に比べてラツ
チアツプが生じにくい。
また、このようにＰ形ウエル領域２３をＰ形ウ
エル領域２２よりも深く形成した場合には、不純
物の横方向拡散による影響によつて、Ｐ型ウエル
領域２３の横方向の幅も広く形成されてしまう。
このため、Ｐ形ウエル領域２３を用いて形成され
る第２の相補型MOS回路の集積度は、Ｐ形ウエ
ル領域２２を用いて形成される第１の相補型
MOS回路よりも劣る。
エル領域２２よりも深く形成した場合には、不純
物の横方向拡散による影響によつて、Ｐ型ウエル
領域２３の横方向の幅も広く形成されてしまう。
このため、Ｐ形ウエル領域２３を用いて形成され
る第２の相補型MOS回路の集積度は、Ｐ形ウエ
ル領域２２を用いて形成される第１の相補型
MOS回路よりも劣る。
したがつて、この実施例では、ラツチアツプは
生じ易いが集積度の高い第１の相補型MOS回路
と、ラツチアツプは生じにくいが集積度の低い第
２の相補型MOS回路が同一基板上に形成される。
生じ易いが集積度の高い第１の相補型MOS回路
と、ラツチアツプは生じにくいが集積度の低い第
２の相補型MOS回路が同一基板上に形成される。
RAMにおいては、電源回路および入出力回路
はチツプ占有面積が少ないが、外部雑音が入力さ
れ易いためラツチアツプを起し易い。反対に、メ
モリセル、行デコーダおよび列デコーダは、60〜
70％の高いチツプ占有面積を占めるが、外部雑音
が入力されにくいのでラツチアツプを起こしにく
い。
はチツプ占有面積が少ないが、外部雑音が入力さ
れ易いためラツチアツプを起し易い。反対に、メ
モリセル、行デコーダおよび列デコーダは、60〜
70％の高いチツプ占有面積を占めるが、外部雑音
が入力されにくいのでラツチアツプを起こしにく
い。
このため、前述したように、メモリセル、行デ
コーダおよび列デコーダを第１の相補型MOS回
路を用いて構成し、電源回路および信号入出力回
路を第２の相補型MOS回路を用いて構成するこ
とによつて、相補型MOS−RAM全体としては集
積度の低下を招くことなく、ラツチアツプ現象の
発生を抑制することができる。
コーダおよび列デコーダを第１の相補型MOS回
路を用いて構成し、電源回路および信号入出力回
路を第２の相補型MOS回路を用いて構成するこ
とによつて、相補型MOS−RAM全体としては集
積度の低下を招くことなく、ラツチアツプ現象の
発生を抑制することができる。
なお、上記実施例では、Ｎ形シリコン基板の例
について説明したが、Ｐ形シリコン基板を用いて
もよく、その場合は逆導電形としてＮ形を用いれ
ば良い。また、Ｐ形半導体領域２２と２３は、そ
れぞれ深さを5μmと8μmに形成した例について説
明したが、深さは差異があればよく、例えばそれ
ぞれ深さを4μmと10μmあるいは3μmと7μmの組
み合せなどでもなく、そのとき前記Ｐ形半導体領
域２２，２３の不純物濃度はおよそ1015〜1016cm
-3が最適である。さらに、Ｐ形半導体領域２２，
２３に形成される回路は、ラツチアツプ現象の生
じ易い回路を、より深いＰ形半導体領域に形成す
ればよく、特に限定されない。
について説明したが、Ｐ形シリコン基板を用いて
もよく、その場合は逆導電形としてＮ形を用いれ
ば良い。また、Ｐ形半導体領域２２と２３は、そ
れぞれ深さを5μmと8μmに形成した例について説
明したが、深さは差異があればよく、例えばそれ
ぞれ深さを4μmと10μmあるいは3μmと7μmの組
み合せなどでもなく、そのとき前記Ｐ形半導体領
域２２，２３の不純物濃度はおよそ1015〜1016cm
-3が最適である。さらに、Ｐ形半導体領域２２，
２３に形成される回路は、ラツチアツプ現象の生
じ易い回路を、より深いＰ形半導体領域に形成す
ればよく、特に限定されない。
次に、本発明の他の実施例について第３図を参
照して説明する。この実施例も上記実施例と同様
に相補型MOS−RAMに適用した場合である。第
３図において、Ｎ形シリコン基板３１の主表面に
は、深さが5μmで不純物濃度が７×1015cm-3のＰ
形ウエル領域３２と、深さが5μmで不純物濃度が
Ｐ形ウエル領域３２よりも高い1.6×1016cm-3のＰ
形ウエル領域３３が形成されている。この場合、
Ｐ形ウエル領域３２の単位面積当りの抵抗値は約
9kΩ／□、Ｐ形ウエル領域３３の単位面積当り
の抵抗値は約6kΩ／□になる。
照して説明する。この実施例も上記実施例と同様
に相補型MOS−RAMに適用した場合である。第
３図において、Ｎ形シリコン基板３１の主表面に
は、深さが5μmで不純物濃度が７×1015cm-3のＰ
形ウエル領域３２と、深さが5μmで不純物濃度が
Ｐ形ウエル領域３２よりも高い1.6×1016cm-3のＰ
形ウエル領域３３が形成されている。この場合、
Ｐ形ウエル領域３２の単位面積当りの抵抗値は約
9kΩ／□、Ｐ形ウエル領域３３の単位面積当り
の抵抗値は約6kΩ／□になる。
基板３１およびＰ形ウエル領域３２には、各々
がＰチヤネルMOSトランジスタおよびＮチヤネ
ルMOSトランジスタより構成される多数の第１
の相補型MOS回路が形成される。そして、これ
ら第１の相補型MOS回路によつて、RAM内のメ
モリセル、行デコーダ、列デコーダなどの回路が
構成される。同様に、基板３１およびＰ形ウエル
領域３３にも、各々がＰチヤネルMOSトランジ
スタおよびＮチヤネルMOSトランジスタより構
成される多数の第２の相補型MOS回路が形成さ
れる。そして、これら第２の相補型MOS回路に
よつて、RAM内の電源回路および信号入出力回
路等が構成される。
がＰチヤネルMOSトランジスタおよびＮチヤネ
ルMOSトランジスタより構成される多数の第１
の相補型MOS回路が形成される。そして、これ
ら第１の相補型MOS回路によつて、RAM内のメ
モリセル、行デコーダ、列デコーダなどの回路が
構成される。同様に、基板３１およびＰ形ウエル
領域３３にも、各々がＰチヤネルMOSトランジ
スタおよびＮチヤネルMOSトランジスタより構
成される多数の第２の相補型MOS回路が形成さ
れる。そして、これら第２の相補型MOS回路に
よつて、RAM内の電源回路および信号入出力回
路等が構成される。
この実施例では、Ｐ形ウエル領域３２よりもＰ
形ウエル領域３３の方が単位面積当りの抵抗値が
小さいので、Ｐ形ウエル領域３２，３３に外来雑
音が入力された時、Ｐ形ウエル領域３３内で発生
される電圧降下はＰ形ウエル３２内で発生される
電圧降下よりも小さい。
形ウエル領域３３の方が単位面積当りの抵抗値が
小さいので、Ｐ形ウエル領域３２，３３に外来雑
音が入力された時、Ｐ形ウエル領域３３内で発生
される電圧降下はＰ形ウエル３２内で発生される
電圧降下よりも小さい。
したがつて、Ｎ形シリコン基板３１とＰ形ウエ
ル領域３３により構成される第２の相補型MOS
回路の方が第１の相補型MOS回路に比べてラツ
チアツプが生じにくい。
ル領域３３により構成される第２の相補型MOS
回路の方が第１の相補型MOS回路に比べてラツ
チアツプが生じにくい。
また、このようにＰ形ウエル領域３３をＰ形ウ
エル領域２２よりも高不純物濃度に形成した場合
には、不純物の横方向拡散による影響によつて、
Ｐ型ウエル領域３３の横方向の幅も広く形成され
てしまう。このため、Ｐ形ウエル領域３３を用い
て形成される第２の相補型MOS回路の集積度は、
Ｐ形ウエル領域３２を用いて形成される第１の相
補型MOS回路よりも劣る。
エル領域２２よりも高不純物濃度に形成した場合
には、不純物の横方向拡散による影響によつて、
Ｐ型ウエル領域３３の横方向の幅も広く形成され
てしまう。このため、Ｐ形ウエル領域３３を用い
て形成される第２の相補型MOS回路の集積度は、
Ｐ形ウエル領域３２を用いて形成される第１の相
補型MOS回路よりも劣る。
このため、前述したように、メモリセル、行デ
コーダおよび列デコーダを第１の相補型MOS回
路を用いて構成し、電源回路および信号入出力回
路を第２の相補型MOS回路を用いて構成するこ
とによつて、相補型MOS−RAM全体としては集
積度の低下を招くことなく、ラツチアツプ現象の
発生を抑制することができる。
コーダおよび列デコーダを第１の相補型MOS回
路を用いて構成し、電源回路および信号入出力回
路を第２の相補型MOS回路を用いて構成するこ
とによつて、相補型MOS−RAM全体としては集
積度の低下を招くことなく、ラツチアツプ現象の
発生を抑制することができる。
なお、上記実施例では、Ｎ形シリコン基板を用
いた例について説明したが、Ｐ形シリコン基板で
もよく、その場合は逆導電形としてＮ形を用いれ
ば良い。また、Ｐ形半導体領域３２，３３は、そ
れぞれ不純物濃度を７×1015cm-3と1.6×1016cm-3
にした例について説明したが、単位面積当りの抵
抗値が異なれば何れの不純物濃度でもよい。たと
えば８×1015cm-3と２×1016cm-3あるいは４×
1014cm-3と１×1016cm-3の組み合せなどでもよい。
さらに、Ｐ形半導体領域３２，３３に形成される
回路は、ラツチアツプ現象の生じ易い回路を、よ
り不純物濃度のＰ形半導体領域に形成すればよ
く、特に限定されない。
いた例について説明したが、Ｐ形シリコン基板で
もよく、その場合は逆導電形としてＮ形を用いれ
ば良い。また、Ｐ形半導体領域３２，３３は、そ
れぞれ不純物濃度を７×1015cm-3と1.6×1016cm-3
にした例について説明したが、単位面積当りの抵
抗値が異なれば何れの不純物濃度でもよい。たと
えば８×1015cm-3と２×1016cm-3あるいは４×
1014cm-3と１×1016cm-3の組み合せなどでもよい。
さらに、Ｐ形半導体領域３２，３３に形成される
回路は、ラツチアツプ現象の生じ易い回路を、よ
り不純物濃度のＰ形半導体領域に形成すればよ
く、特に限定されない。
また、前記実施例では、RAMに適用した場合
について説明したが、たとえばROM（リード・
オンリ・メモリ）あるいはマイクロプロセツサな
どの半導体装置に適用しても、その作用効果は変
わらない。すなわち、ROMにおいてもメモリセ
ル、行デコーダ、列デコーダ、電源回路、信号入
出力回路などの領域に分かれており、メモリセ
ル、行デコーダ、列デコーダ部が面積的に最も大
きく、一方電源回路、入出力回路は外来ノイズが
入り易いが、面積的には小さい。したがつて、
ROMにおいても、ラツチアツプの発生し易い電
源回路および信号入出力回路を抵抗値の小さいウ
エル領域を用いて形成し、ラツチアツプの発生し
にくいメモリセル・行デコーダ、列デコーダを抵
抗値の高いウエル領域を用いて形成することによ
つて、前述のRAMの場合の実施例と同様の効果
が得られる。また、RAMやROM等の半導体メ
モリに限らず、これらRAMまたはROM等のメ
モリを同一チツプ上に含むマイクロプロセツサに
ついても、そのメモリ内の電源回路および信号入
出力回路を抵抗値の小さいウエル領域を用いて形
成し、メモリセル、行デコーダ、列デコーダを抵
抗値の大きいウエル領域を用いて形成することに
よつて、集積度の低下を招くことなく、ラツチア
ツプの発生を抑制できる。
について説明したが、たとえばROM（リード・
オンリ・メモリ）あるいはマイクロプロセツサな
どの半導体装置に適用しても、その作用効果は変
わらない。すなわち、ROMにおいてもメモリセ
ル、行デコーダ、列デコーダ、電源回路、信号入
出力回路などの領域に分かれており、メモリセ
ル、行デコーダ、列デコーダ部が面積的に最も大
きく、一方電源回路、入出力回路は外来ノイズが
入り易いが、面積的には小さい。したがつて、
ROMにおいても、ラツチアツプの発生し易い電
源回路および信号入出力回路を抵抗値の小さいウ
エル領域を用いて形成し、ラツチアツプの発生し
にくいメモリセル・行デコーダ、列デコーダを抵
抗値の高いウエル領域を用いて形成することによ
つて、前述のRAMの場合の実施例と同様の効果
が得られる。また、RAMやROM等の半導体メ
モリに限らず、これらRAMまたはROM等のメ
モリを同一チツプ上に含むマイクロプロセツサに
ついても、そのメモリ内の電源回路および信号入
出力回路を抵抗値の小さいウエル領域を用いて形
成し、メモリセル、行デコーダ、列デコーダを抵
抗値の大きいウエル領域を用いて形成することに
よつて、集積度の低下を招くことなく、ラツチア
ツプの発生を抑制できる。
以上のように、本発明によれば、集積度の低下
を招かずに、ラツチアツプの発生を抑制できる相
補型半導体装置が実現できる。
を招かずに、ラツチアツプの発生を抑制できる相
補型半導体装置が実現できる。
第１図は従来の相補型半導体装置を説明するた
めの断面図、第２図は本発明の一実施例を説明す
るための断面図、第３図は本発明の他の実施例を
説明するための断面図である。 ２１，３１……Ｎ形シリコン基板、２２，２
３，３２，３３……Ｐ形半導体領域。
めの断面図、第２図は本発明の一実施例を説明す
るための断面図、第３図は本発明の他の実施例を
説明するための断面図である。 ２１，３１……Ｎ形シリコン基板、２２，２
３，３２，３３……Ｐ形半導体領域。
Claims (1)
- 【特許請求の範囲】 １ データ記憶用のメモリ回路と、このメモリ回
路に対する信号の入出力または電源の供給を行う
周辺回路とを有する半導体装置において、 第１導電型の半導体基板と、単位面積当たりの
抵抗値が第１の値を有するように前記半導体基板
に形成された第２導電型の第１ウエル領域と、単
位面積当たりの抵抗値が前記第１の値よりも小さ
い第２の値を有するように前記半導体基板に形成
された第２導電型の第２ウエル領域と、前記第１
ウエル領域に形成された第１導電チヤネル型
MOSトランジスタおよび前記半導体基板に形成
された第２導電チヤネル型MOSトランジスタを
各々が含み、前記メモリ回路を構成する複数の第
１の相補型MOS回路と、前記第２ウエル領域に
形成された第１導電チヤネル型MOSトランジス
タおよび前記半導体基板に形成された第２導電チ
ヤネル型MOSトランジスタを各々が含み、前記
周辺回路を構成する複数の第２の相補型MOS回
路とを具備し、前記周辺回路は、前記第１ウエル
領域よりも単位面積当たりの抵抗値が小さい第２
ウエル領域によつて、前記メモリ回路よりもラツ
チアツプ現象の発生が抑制されるように構成され
ていることを特徴とする半導体装置。 ２ 前記第１および第２ウエル領域の不純物濃度
は同じで、前記第２ウエル領域は前記第１ウエル
領域よりも前記基板内に深く形成されていること
を特徴とする特許請求の範囲第１項記載の半導体
装置。 ３ 前記第１および第２ウエル領域は前記基板内
に同じ深さに形成され、前記第２ウエル領域の不
純物濃度は前記第１ウエル領域よりも高いことを
特徴とする特許請求の範囲第１項記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56146287A JPS5848959A (ja) | 1981-09-18 | 1981-09-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56146287A JPS5848959A (ja) | 1981-09-18 | 1981-09-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5848959A JPS5848959A (ja) | 1983-03-23 |
| JPH0332225B2 true JPH0332225B2 (ja) | 1991-05-10 |
Family
ID=15404283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56146287A Granted JPS5848959A (ja) | 1981-09-18 | 1981-09-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848959A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59135758A (ja) * | 1983-01-24 | 1984-08-04 | Seiko Epson Corp | 半導体装置 |
| US4628340A (en) * | 1983-02-22 | 1986-12-09 | Tokyo Shibaura Denki Kabushiki Kaisha | CMOS RAM with no latch-up phenomenon |
| JPS6114744A (ja) * | 1984-06-29 | 1986-01-22 | Fujitsu Ltd | 半導体装置 |
| JPS6211261A (ja) * | 1985-07-08 | 1987-01-20 | Nec Corp | Ｃｍｏｓメモリ装置 |
| US5260226A (en) * | 1987-07-10 | 1993-11-09 | Kabushiki Kaisha Toshiba | Semiconductor device having different impurity concentration wells |
| DE3886283T2 (de) * | 1987-07-10 | 1994-05-11 | Toshiba Kawasaki Kk | Halbleiterbauelement mit Bereichen unterschiedlicher Störstellenkonzentration. |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52117086A (en) * | 1976-03-29 | 1977-10-01 | Sharp Corp | Semiconductor device for touch type switch |
| JPS5323577A (en) * | 1976-08-18 | 1978-03-04 | Hitachi Ltd | Complementary type insulated gate effect transistor |
-
1981
- 1981-09-18 JP JP56146287A patent/JPS5848959A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5848959A (ja) | 1983-03-23 |
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