JPH0321100B2 - - Google Patents

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JPH0321100B2
JPH0321100B2 JP60191573A JP19157385A JPH0321100B2 JP H0321100 B2 JPH0321100 B2 JP H0321100B2 JP 60191573 A JP60191573 A JP 60191573A JP 19157385 A JP19157385 A JP 19157385A JP H0321100 B2 JPH0321100 B2 JP H0321100B2
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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体装置の製造方法に関し、特に
MOS型集積回路の製造に使用されるものである。
〔発明の技術的背景〕
従来、半導体基板の一部に形成された基板と同
一又は異なる導電型の拡散層（以下、ウエル領域
と記す）にMOSトランジスタを形成する技術が
知られている。この技術はウエル領域の不純物濃
度を所定濃度に設定して素子特性の制御を容易に
しようとするものである。また、CMOS半導体
装置ではｐ型及びｎ型のウエル領域を形成し、そ
れぞれのウエル領域にMOSトランジスタを形成
すれば、ウエル領域の電位が安定してラツチアツ
プを防止する効果が大きい。このようにウエル領
域にMOSトランジスタを形成する場合、ウエル
領域の表面近傍の不純物濃度を低くすると素子特
性が向上することが知られている。こうした
MOSトランジスタの製造方法を第５図ａ〜ｃを
参照して説明する。
まず、例えばｎ型シリコン基板１上に図示しな
いマスク材を形成した後、これをマスクとしてボ
ロンをイオン注入することによりｐ型ウエル領域
２を形成する。このウエル領域２の表面のボロン
濃度は1017cm-3程度の設定される。次に、前記マ
スク材をマスクとしてリンをイオン注入すること
によりウエル領域２表面にチヤネルイオン注入層
３を形成する。チヤネルイオン注入層３のリン濃
度は前記ボロン濃度よりも低く設定されるため、
ウエル領域２表面の導電型はｐ型のままである。
つづいて、前記マスク材を除去する（第５図ａ図
示）。次いで、選択酸化法により基板１とウエル
領域２との境界領域にフイールド酸化膜４を形成
する（同図ｂ図示）。次いで、フイールド酸化膜
４に囲まれたウエル領域２上にゲート酸化膜５を
形成する。つづいて、全面に不純物ドープ多結晶
シリコン膜を堆積した後、パターニングしてゲー
ト電極６を形成する。更に、ゲート電極６及びフ
イールド酸化膜４をマスクとしてヒ素をイオン注
入することによりn+型ソース、ドレイン領域７，
８を形成する（同図ｃ図示）。以下、全面に層間
絶縁膜を堆積した後、コンタクトホールを開孔す
る。つづいて、全面に配線金属を蒸着した後、パ
ターニングして配線を形成し、MOSトランジス
タを製造する。
〔背景技術の問題点〕
しかし、上述した従来の方法では、第５図ａの
工程でウエル領域２の全面にわたつてリンのチヤ
ネルイオン注入を行なつているので、同図ｂの工
程でフイールド酸化膜４を形成した際、フイール
ド酸化膜４直下のウエル領域２表面でも実効的な
不純物濃度が低下している。このため、上記のよ
うにｎチヤネルMOSトランジスタを製造した場
合には、フイールド領域に形成される寄生MOS
トランジスタのしきい値電圧が低下し、素子間の
リーク電流が増加して素子分離が不完全になると
いう欠点がある。
また、ウエル領域２表面にチヤネルイオン注入
を行なつた後、フイールド酸化膜４を形成してい
るので、選択酸化時の熱処理により、チヤネルイ
オン注入層３の不純物分布が拡がつてしまう。こ
れは今後の素子の微細化にとつて障害となる。
〔発明の目的〕
本発明は上記問題点を解消するためになされた
ものであり、フイールド領域での素子分離性能を
低下させることなく、素子領域の不純物濃度を最
適に維持し、かつ素子の微細化にも対応できる半
導体装置の製造方法を提供しようとするものであ
る。
〔発明の概要〕
本発明の半導体装置の製造方法は、半導体基板
の一部に選択的に第１導電型の拡散層（ウエル領
域）を形成する工程と、基板表面に素子分離領域
を形成する工程と、該素子分離領域から露出した
第１導電型の拡散層の少なくとも一部の表面に、
第１導電型の拡散層の不純物濃度よりも低濃度と
なるように第２導電型の不純物を導入する工程
と、第２導電型の不純物が導入された第１導電型
の拡散層上にゲート絶縁膜及びゲート電極を形成
する工程と、該ゲート電極の両側方の第１導電型
の拡散層表面に第２導電型のソース、ドレイン領
域を形成する工程とを具備したことを特徴とする
ものである。
このような方法によれば、素子分離領域を形成
した後、素子分離領域から露出した第１導電型の
拡散層表面に第２導電型の不純物を導入するの
で、素子分離領域直下での不純物濃度は低下せ
ず、素子分離性能を低下させることなく素子領域
の不純物濃度を最適に維持することができる。ま
た、選択酸化時の熱処理後に第２導電型の不純物
が導入されるので、この不純物の分布が拡がつて
しまうのを防止することができ、素子の微細化に
も対応できる。
〔発明の実施例〕
以下、本発明の実施例を図面を参照して説明す
る。
実施例 １ 本発明方法をｎチヤネルMOSトランジスタの
製造に適用した実施例を第１図ａ〜ｃを参照して
説明する。
まず、比抵抗１Ω・cmのｎ型シリコン基板１１
の一部に選択的にボロンをイオン注入した後、
1100℃で熱処理することにより表面のボロン濃度
が1017cm-3程度のｐ型ウエル領域１２を形成する
（第１図ａ図示）。次いで、1000℃にて選択酸化法
を行なうことにより基板１１とウエル領域１２の
境界領域に厚さ8000Åのフイールド酸化膜１３を
形成する。つづいて、フイールド酸化膜１２をマ
スクとしてリンを例えば加速エネルギー100keV、
ドーズ量５×1011cm-2の条件でイオン注入するこ
とによりチヤネルイオン注入層１４を形成する。
このような条件ではウエル領域１２表面のリン濃
度はボロン濃度よりも低く、ウエル領域１２表面
はｐ型のままである。そして、素子領域となるウ
エル領域１２表面ではキヤリア（ホール）密度が
ウエル領域１２内部よりも低下するが、フイール
ド酸化膜１３直下のウエル領域１２では当初のボ
ロン濃度がほぼ維持される（同図ｂ図示）。次い
で、ウエル領域１２上に膜厚200Åのゲート酸化
膜１５を形成する。つづいて、全面にリンドープ
ト多結晶シリコン膜を堆積した後、パターニング
してゲート電極１６を形成する。つづいて、ゲー
ト電極１６及びフイールド酸化膜１３をマスクと
してヒ素をイオン注入することによりn+型ソー
ス、ドレイン領域１７，１８を形成する（同図ｃ
図示）。以下、全面に層間絶縁膜を堆積した後、
コンタクトホールを開孔する。つづいて、全面に
配線金属を蒸着した後、パターニングして配線を
形成し、ｎチヤネルMOSトランジスタを製造す
る。
このような方法によれば、第１図ｂの工程でフ
イールド酸化膜１３を形成した後、フイールド酸
化膜１３をマスクとしてリンをイオン注入するこ
とによりチヤネルイオン注入層１４を形成するの
で、フイールド酸化膜１３直下での不純物濃度は
低下せず、素子分離性能が低下することはない。
一方、素子領域（ウエル領域１３）の表面の不純
物濃度は最適に維持することができるので、素子
特性を向上することができる。また、選択酸化時
の熱処理後にリンをイオン注入するので、リンの
不純物分布が拡がつてしまうのを防止することが
でき、素子の微細化にも対応できる。
実施例 ２ 本発明方法をCMOSの製造に適用した実施例
を第２図ａ〜ｃを参照して説明する。
まず、比抵抗１Ω・cmのｎ型シリコン基板２１
表面に選択的にｐ型ウエル領域２２及びｎ型ウエ
ル領域２３をそれぞれ形成する（第２図ａ図示）。
次に、選択酸化法により膜厚8000Å程度のフイー
ルド酸化膜２４を形成する。つづいて、ｎ型ウエ
ル領域２３上を覆うようにホトレジストパターン
２５を形成する。つづいて、ホトレジストパター
ン２５及びフイールド酸化膜２４をマスクとして
ｐ型ウエル領域２２のリンをイオン注入し、チヤ
ネルイオン注入層２６を形成する（同図ｂ図示）。
次いで、前記ホトレジストパターン２５を除去し
た後、ｐウエル領域２２及びｎウエル領域２３上
にそれぞれ膜厚200Åのゲート酸化膜２７，２７
を形成する。つづいて、全面にリンドープト多結
晶シリコン膜を堆積した後、パターニングしてｐ
ウエル領域２２及びｎウエル領域２３上にそれぞ
れゲート電極２８，２８を形成する。つづいて、
ｎウエル領域２３上を覆うように図示しないホト
レジストパターンを形成した後、ゲート電極２
８、ホトレジストパターン及びフイールド酸化膜
２４をマスクとしてヒ素をイオン注入することに
よりn+型ソース、ドレイン領域２９，３０を形
成する。つづいて、前記ホトレジストパターンを
除去し、ｐウエル領域２２上を覆うように図示し
ないホトレジストパターンを形成した後、ゲート
電極２８、ホトレジストパターン及びフイールド
酸化膜２４をマスクとしてボロンをイオン注入す
ることによりp+型ソース、ドレイン領域３１，
３２を形成する。つづいて、前記ホトレジストパ
ターンを除去する（同図ｃ図示）。以下、全面に
層間絶縁膜を堆積した後、コンタクトホールを開
孔する。つづいて、全面に配線金属を蒸着した
後、パターニングして配線を形成し、CMOS半
導体装置を製造する。
この場合も上記実施例１と同様の効果を得るこ
とができる。なお、上記実施例２では第２図ｂの
工程でｐ型ウエル領域２２の表面にのみｎ型不純
物を導入したが、ｎ型ウエル領域２３の表面にｐ
型不純物を導入する工程を追加してもよいことは
勿論である。
実施例 ３ 本発明方法をダイナミツクRAMの製造に適用
した実施例を第３図ａ〜ｄ及び第４図を参照して
説明する。
まず、ｎ型シリコン基板４１の一部に選択的に
ボロンをイオン注入することによりｐ型ウエル領
域４２を形成する。次に、選択酸化法によりフイ
ールド酸化膜４３を形成する（第３図ａ図示）。
次いで、ｐ型ウエル領域４２の一部を反応性イオ
ンエツチング法によりエツチングして深さ2μmの
溝を形成する。つづいで、溝の内面を含むｐ型ウ
エル領域４２表面にキヤパシタ酸化膜４４を形成
する。つづいて、全面にリンドープト多結晶シリ
コン膜を堆積した後、パターニングしてキヤパシ
タ電極４５を形成する。つづいて、キヤパシタ電
極４５表面に層間絶縁膜４６を形成する（同図ｂ
図示）。次いで、キヤパシタ電極４５及びフイー
ルド酸化膜４３をマスクとして露出しているｐ型
ウエル領域４２表面にリンをイオン注入し、チヤ
ネルイオン注入層４７を形成する（同図ｃ図示）。
次いで、露出しているｐ型ウエル領域４２表面に
ゲート酸化膜４８を形成する。つづいて、全面に
リンドープト多結晶シリコン膜を堆積した後、パ
ターニングしてゲート電極（ワード線）４９を形
成する。つづいて、ゲート電極４９、キヤパシタ
電極４６及びフイールド酸化膜４３をマスクとし
てヒ素をイオン注入することによりn+型ソース、
ドレイン領域を形成する。次いで、全面に層間絶
縁膜５０を堆積した後、コンタクトホールを開孔
する。つづいて、全面に配線金属を蒸着した後、
パターニングしてビツト線５１を形成し、ダイナ
ミツクRAMを製造する（同図ｄ及び第４図図
示。ただし、第４図は平面図であり、第３図ｄは
第４図のＤ−D′線に沿う断面図である）。
この場合も上記実施例１と同様の効果を得るこ
とができる。また、上記実施例３のように同一ウ
エル内にMOSトランジスタと溝型MOSキヤパシ
タとを形成する場合、以下のような効果もある。
すなわち、一般に溝型MOSキヤパシタを形成す
る場合、キヤパシタ相互のリーク電流を低減する
ために、ｐ型ウエル領域４２の不純物濃度は高濃
度（例えば１×1017cm-3以上）にする必要があ
る。一方、MOSトランジスタを形成する場合に
は、最適なｐ型ウエル領域４２の不純物濃度は
MOSキヤパシタに対する濃度よりも低濃度（例
えば３×1016cm-3）にする必要がある。このよう
な場合、上記実施例３のように溝型MOSキヤパ
シタを形成した後、チヤネルイオン注入を行な
い、更にMOSトランジスタを形成するという工
程が有効となる。
〔発明の効果〕
以上詳述した如く本発明半導体装置の製造方法
によれば、素子分離性能を低下させることなく、
素子領域の不純物濃度を最適に維持して素子特性
を向上させ、かつ素子の微細化にも対応できるも
のである。
【図面の簡単な説明】
第１図ａ〜ｃは本発明の実施例１におけるｎチ
ヤネルMOSトランジスタの製造方法を示す断面
図、第２図ａ〜ｃは本発明の実施例２における
CMOSの製造方法を示す断面図、第３図ａ〜ｄ
は本発明の実施例３におけるダイナミツクRAM
の製造方法を示す断面図、第４図は第３図ｄの平
面図、第５図ａ〜ｃは従来のｎチヤネルMOSト
ランジスタの製造方法を示す断面図である。 １１……ｎ型シリコン基板、１２……ｐ型ウエ
ル領域、１３……フイールド酸化膜、１４……チ
ヤネルイオン注入層、１５……ゲート絶縁膜、１
６……ゲート電極、１７，１８……n+型ソース、
ドレイン領域、２１……ｎ型シリコン基板、２２
……ｐ型ウエル領域、２３……ｎ型ウエル領域、
２４……フイールド酸化膜、２５……ホトレジス
トパターン、２６……チヤネルイオン注入層、２
７……ゲート絶縁膜、２８……ゲート電極、２
９，３０……n+型ソース、ドレイン領域、３１，
３２……p+型ソース、ドレイン領域、４１……
ｎ型シリコン基板、４２……ｐ型ウエル領域、４
３……フイールド酸化膜、４４……キヤパシタ酸
化膜、４５……キヤパシタ電極、４６……層間絶
縁膜、４７……チヤネルイオン注入層、４８……
ゲート酸化膜、４９……ゲート電極（ワード線）、
５０……層間絶縁膜、５１……ビツト線。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板の一部に選択的に第１導電型の拡
    散層を形成する工程と、基板表面に素子分離領域
    を形成する工程と、該素子分離領域から露出した
    第１導電型の拡散層の少なくとも一部の表面に、
    第１導電型の拡散層の不純物濃度よりも低濃度と
    なるように第２導電型の不純物を導入する工程
    と、第２導電型の不純物が導入された第１導電型
    の拡散層上にゲート絶縁膜及びゲート電極を形成
    する工程と、該ゲート電極の両側方の第１導電型
    の拡散層表面に第２導電型のソース、ドレイン領
    域を形成する工程とを具備したことを特徴とする
    半導体装置の製造方法。 ２ 第１又は第２導電型の半導体基板の一部に第
    １導電型の拡散層及び第２導電型の領域を形成
    し、該第２導電型の領域上にゲート絶縁膜及びゲ
    ート電極を形成し、該ゲート電極の両側方の第２
    導電型の領域表面に第１導電型のソース、ドレイ
    ン領域を形成することを特徴とする特許請求の範
    囲第１項記載の半導体装置の製造方法。 ３ 半導体基板の一部に選択的に第１導電型の拡
    散層を形成し、基板表面に素子分離領域を形成し
    た後、第１導電型に拡散層にキヤパシタ絶縁膜及
    びキヤパシタ電極を形成し、更に素子分離領域及
    びキヤパシタ電極から露出した第１導電型の拡散
    層表面に第２導電型の不純物を導入することを特
    徴とする特許請求の範囲第１項記載の半導体装置
    の製造方法。 ４ キヤパシタ絶縁膜及びキヤパシタ電極を第１
    導電型の拡散層内に形成した溝の内部を含む領域
    に形成することを特徴とする特許請求の範囲第３
    項記載の半導体装置の製造方法。
JP60191573A 1985-08-30 1985-08-30 半導体装置の製造方法 Granted JPS6251248A (ja)

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JP60191573A JPS6251248A (ja) 1985-08-30 1985-08-30 半導体装置の製造方法
US06/901,520 US4731342A (en) 1985-08-30 1986-08-28 Method of manufacturing a memory cell for a dynamic type random access memory

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JPS6251248A JPS6251248A (ja) 1987-03-05
JPH0321100B2 true JPH0321100B2 (ja) 1991-03-20

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