JPH03211633A - 計算機の制御方式 - Google Patents
計算機の制御方式Info
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- JPH03211633A JPH03211633A JP2007915A JP791590A JPH03211633A JP H03211633 A JPH03211633 A JP H03211633A JP 2007915 A JP2007915 A JP 2007915A JP 791590 A JP791590 A JP 791590A JP H03211633 A JPH03211633 A JP H03211633A
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- computer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は計算機におけるシステムの異常及びプログラム
の誤動作等を検出する計算機の制御方式％式％ 従来この種の技術としては、特開昭５２−１１９８３６
号に開示されたものがあった。
の誤動作等を検出する計算機の制御方式％式％ 従来この種の技術としては、特開昭５２−１１９８３６
号に開示されたものがあった。
第４図は、上記従来の計算機の制御方式のシステム構成
を示すブロック図であり、第５図はその動作を説明する
ための各部の波形図（タイミングチャート）である。第
４図において、４１は計算機、４２は発振器、４３は計
算機異常検出カウンタ、４４は比較器、４５は設定器、
４６は微分回路である。
を示すブロック図であり、第５図はその動作を説明する
ための各部の波形図（タイミングチャート）である。第
４図において、４１は計算機、４２は発振器、４３は計
算機異常検出カウンタ、４４は比較器、４５は設定器、
４６は微分回路である。
上記構成の計算機の制御方式において、計算機４１が正
常に動作しているときは、該計算機４１から計算機異常
検出カウンタ４３にプログラムの最終段階毎にカウンタ
クリア信号４７を出力しているので、第５図に示す如く
プログラムの実行時間ｔｓ周期で計算機異常検出カウン
タ４３はクリアきれる。従って、計算機異常検出カウン
タ４３のカウント値は設定器４５に設定きれた異常検出
設定値ｔｒより大きくならないので、比較器４４は計算
機異常検出信号５１を微分回路４６に出力せず、微分回
路４６は計算機４１に計算機リセット信号５２を出力し
ない。
常に動作しているときは、該計算機４１から計算機異常
検出カウンタ４３にプログラムの最終段階毎にカウンタ
クリア信号４７を出力しているので、第５図に示す如く
プログラムの実行時間ｔｓ周期で計算機異常検出カウン
タ４３はクリアきれる。従って、計算機異常検出カウン
タ４３のカウント値は設定器４５に設定きれた異常検出
設定値ｔｒより大きくならないので、比較器４４は計算
機異常検出信号５１を微分回路４６に出力せず、微分回
路４６は計算機４１に計算機リセット信号５２を出力し
ない。
一方、計算機４１に異常が発生した時、計算機４１から
計算機異常検出カウンタ４３にカウンタクリア信号４７
が出力きれないので、計算機異常検出カウンタ４３のカ
ウント値は設定器４５に設定された異常検出設定値ｔｒ
より大きくなり、比較器４４は計算機異常検出信号５１
を微分回路４６に出力し、該微分回路４６から計算機４
１に計算機リセット信号５２が出力され、計算機４１が
ノセットされる。
計算機異常検出カウンタ４３にカウンタクリア信号４７
が出力きれないので、計算機異常検出カウンタ４３のカ
ウント値は設定器４５に設定された異常検出設定値ｔｒ
より大きくなり、比較器４４は計算機異常検出信号５１
を微分回路４６に出力し、該微分回路４６から計算機４
１に計算機リセット信号５２が出力され、計算機４１が
ノセットされる。
しかしながら、上記従来の計算機の制御方式では、計算
機４１からカウンタクリア信号４７の出力の時間間隔を
引視しているだけなので、システムの異常及びプログラ
ムの誤動作等によりカウンタクリア信号４７が定期的に
出力きれた場合においては、計算機４１が異常であるの
にもかかわらず、計算機４１が計算機リセット信号５２
が出力されないという問題があった。
機４１からカウンタクリア信号４７の出力の時間間隔を
引視しているだけなので、システムの異常及びプログラ
ムの誤動作等によりカウンタクリア信号４７が定期的に
出力きれた場合においては、計算機４１が異常であるの
にもかかわらず、計算機４１が計算機リセット信号５２
が出力されないという問題があった。
本発明は上述の点に鑑みてなされたもので、上記問題点
を除去し、計算機が正常に動作しているか異常動作であ
るかを確実に判定できる計算機のＪ制御方式を提供する
ことにある。
を除去し、計算機が正常に動作しているか異常動作であ
るかを確実に判定できる計算機のＪ制御方式を提供する
ことにある。
上記課題を解決するため本発明は、所定の周期毎に要求
信号を計算機に出力し、この要求信号に対して所定期間
の間に計算機から応答信号が出力されたとき計算機は正
常に動作していると判定し、要求信号に対して前記所定
期間の間に計算機から応答信号が出力されないときは計
算機が異常動作していると判定するように制御回路を構
成すると共に、該制御回路が計算機が異常動作している
と判定した場合、計算機に対して計算機リセット信号を
出力するように構成した。
信号を計算機に出力し、この要求信号に対して所定期間
の間に計算機から応答信号が出力されたとき計算機は正
常に動作していると判定し、要求信号に対して前記所定
期間の間に計算機から応答信号が出力されないときは計
算機が異常動作していると判定するように制御回路を構
成すると共に、該制御回路が計算機が異常動作している
と判定した場合、計算機に対して計算機リセット信号を
出力するように構成した。
計算機の制御方式を上記の如く構成することにより、所
定の周期ごとに要求信号を計算機に出力し、この要求信
号に対して扉−間の間に計算機から応答信号があるか否
かで異常又は正常を判定するので、上記従来の計算機の
制御方式のように、計算機からカウンタクリア信号の出
力の時間間隔を監視するのとは異なり、計算機システム
の異常及びプログラムの誤動作を確実に検出でき、信頼
性の高い計算機システムを実現させることが可能となる
。
定の周期ごとに要求信号を計算機に出力し、この要求信
号に対して扉−間の間に計算機から応答信号があるか否
かで異常又は正常を判定するので、上記従来の計算機の
制御方式のように、計算機からカウンタクリア信号の出
力の時間間隔を監視するのとは異なり、計算機システム
の異常及びプログラムの誤動作を確実に検出でき、信頼
性の高い計算機システムを実現させることが可能となる
。
以下、本発明の一実施例を図面に基づいて説明する。
第１図は本発明の計算機の制御方式の回路構成を示すブ
ロック図である。同図において、１は発振回路、２は抵
抗器、３はコンデンサー ４は分周器、５は計算機、６
は判定回路である。
ロック図である。同図において、１は発振回路、２は抵
抗器、３はコンデンサー ４は分周器、５は計算機、６
は判定回路である。
発振回路１、抵抗器２及びコンデンサー３は、分周器４
と判定回路６に出力きれる。分周器４は、発振回路１か
もの基準信号Ａを分周しく本実施例では１／８周期で１
サイクル幅の信号に変換）して要求信号Ｂを作成し、計
算機５と判定回路６に出力する。計算機５は、分周器４
からの前記要求信号Ｂが入力されたら、所定時間内に前
記判定回路６に応答信号Ｃを出力するようにプログラム
されている。
と判定回路６に出力きれる。分周器４は、発振回路１か
もの基準信号Ａを分周しく本実施例では１／８周期で１
サイクル幅の信号に変換）して要求信号Ｂを作成し、計
算機５と判定回路６に出力する。計算機５は、分周器４
からの前記要求信号Ｂが入力されたら、所定時間内に前
記判定回路６に応答信号Ｃを出力するようにプログラム
されている。
判定回路６は、発振回路１からの基準信号Ａと、分周器
４からの要求信号Ｂと、計算機５からの応答信号Ｃを入
力し、計算機５が正常動作しているか、異常動作しいる
かを判定し、計算機５にリセット信号Ｒを出力する。
４からの要求信号Ｂと、計算機５からの応答信号Ｃを入
力し、計算機５が正常動作しているか、異常動作しいる
かを判定し、計算機５にリセット信号Ｒを出力する。
次に、上記計算機の制御方式の動作を第３図を用いて説
明する。基準信号Ａと要求信号Ｂの関係は図示する通り
、基準信号Ａの８サイクル中の１サイクルに要求信号Ｂ
が出力される。計算機５は、要求信号Ｂの立ち下がりを
割込等で入力するプログラムと、要求信号Ｂが出力され
ている間に応答信号Ｃを出力するプログラムを具備して
いる。判定回路６は、前述のように基準信号Ａと要求信
号Ｂ及び応答信号Ｃにより、計算機５が正常動作か異常
動作かを判定する。この判定方法は第３図（ａ）に示す
ように、要求信号Ｂの出力中に計算機５から応答信号Ｃ
を出力したとき、計算機５が正常に動作していると判定
する方法と、第３図（ｂ）に示すように要求信号Ｂの出
力中に応答信号Ｃが出力されない時と、第３図（ｃ）に
示すように要求信号Ｂが出力されてない時に応答信号Ｃ
が出力された時、計算機５が異常動作していると判定す
る方法がある。その結果により計算機５が異常動作して
いると判定した時、判定回路６から計算機５にリセット
信号Ｒを出力する。
明する。基準信号Ａと要求信号Ｂの関係は図示する通り
、基準信号Ａの８サイクル中の１サイクルに要求信号Ｂ
が出力される。計算機５は、要求信号Ｂの立ち下がりを
割込等で入力するプログラムと、要求信号Ｂが出力され
ている間に応答信号Ｃを出力するプログラムを具備して
いる。判定回路６は、前述のように基準信号Ａと要求信
号Ｂ及び応答信号Ｃにより、計算機５が正常動作か異常
動作かを判定する。この判定方法は第３図（ａ）に示す
ように、要求信号Ｂの出力中に計算機５から応答信号Ｃ
を出力したとき、計算機５が正常に動作していると判定
する方法と、第３図（ｂ）に示すように要求信号Ｂの出
力中に応答信号Ｃが出力されない時と、第３図（ｃ）に
示すように要求信号Ｂが出力されてない時に応答信号Ｃ
が出力された時、計算機５が異常動作していると判定す
る方法がある。その結果により計算機５が異常動作して
いると判定した時、判定回路６から計算機５にリセット
信号Ｒを出力する。
また、上記のように、発振回路を構成する抵抗器２とコ
ンデンサー３を外付けとすることにより、これに抵抗器
２の抵抗値及びコンデンサー３の容量を任意に選択、即
ち定数を任意に選択し、発振周期を任意に設定できるの
で、要求信号Ｂの出力時間を任意に設定できる。
ンデンサー３を外付けとすることにより、これに抵抗器
２の抵抗値及びコンデンサー３の容量を任意に選択、即
ち定数を任意に選択し、発振周期を任意に設定できるの
で、要求信号Ｂの出力時間を任意に設定できる。
第２図は上記判定回路６を具体化した回路の一例である
。同図において、２０，２１．２４はＤタイプ・フリッ
プフロップ回路（以下、′ラッチ回路」という）、２２
．２８はＡＮＤ回路、２７．２９はＯＲ回路、２３．２
６はインバータ回路、２５は遅延回路である。
。同図において、２０，２１．２４はＤタイプ・フリッ
プフロップ回路（以下、′ラッチ回路」という）、２２
．２８はＡＮＤ回路、２７．２９はＯＲ回路、２３．２
６はインバータ回路、２５は遅延回路である。
ラッチ回路２０は電源（＋ＳＶ）をＤ入力とし、計算機
５からの応答信号ＣをＣＫ大入力することにより、初期
状態（ＣＬＲ信号による）のときＱ出力信号Ｓ、が“Ｌ
”、Ｑ出力信号Ｓ、がＨ”であったのが、応答信号Ｃの
立ち上がり信シー 号によりＱ出力信号Ｓ、が“Ｈ″、Ｑ出力信号Ｓ８“Ｌ
”に変化する回路である。
５からの応答信号ＣをＣＫ大入力することにより、初期
状態（ＣＬＲ信号による）のときＱ出力信号Ｓ、が“Ｌ
”、Ｑ出力信号Ｓ、がＨ”であったのが、応答信号Ｃの
立ち上がり信シー 号によりＱ出力信号Ｓ、が“Ｈ″、Ｑ出力信号Ｓ８“Ｌ
”に変化する回路である。
ラッチ回路２１とＡＮＤ回路２２とインバータ回路２３
は、ラッチ回路２０のＱ出力信号ＳＩと要求信号ＢをＡ
ＮＤ回路２２により論理積した信号Ｓ、をＤ入力とし、
基準信号Ａをインバータ回路２３により反転した信号を
ＣＫ大入力することにより、基準信号Ａの立ち下がり信
号によりＡＮＤ回路２２の出力信号Ｓ、をラッチし、Ｑ
出力信号ＯＩとして出力する回路である。
は、ラッチ回路２０のＱ出力信号ＳＩと要求信号ＢをＡ
ＮＤ回路２２により論理積した信号Ｓ、をＤ入力とし、
基準信号Ａをインバータ回路２３により反転した信号を
ＣＫ大入力することにより、基準信号Ａの立ち下がり信
号によりＡＮＤ回路２２の出力信号Ｓ、をラッチし、Ｑ
出力信号ＯＩとして出力する回路である。
ラッチ回路２４は、ラッチ回路２０のＱ出力信号Ｓ２信
号をｐ入力とし、要求信号ＢをＣＫ大入力ることにより
、要求信号Ｂの立ち上がり信号によりｄ出力信号Ｓ、を
ラッチし、Ｑ出力信号０．として出力する回路である。
号をｐ入力とし、要求信号ＢをＣＫ大入力ることにより
、要求信号Ｂの立ち上がり信号によりｄ出力信号Ｓ、を
ラッチし、Ｑ出力信号０．として出力する回路である。
遅延回路２５とインバータ回路２６は、基準信号Ａを遅
延回路２５により遅延させ、インバータ回路２６により
反転することにより、リセット信号Ｒを作成する回路で
ある。なお、遅延回路２５により遅延させるのは、ラッ
チ回路２１のＱ出力信号Ｓ８とラッチ回路２４のＱ出力
信号０．が出力されるを待つためである。
延回路２５により遅延させ、インバータ回路２６により
反転することにより、リセット信号Ｒを作成する回路で
ある。なお、遅延回路２５により遅延させるのは、ラッ
チ回路２１のＱ出力信号Ｓ８とラッチ回路２４のＱ出力
信号０．が出力されるを待つためである。
ＯＲ回路２７とＡＮＤ回路２Ｂは、ラッチ回路２１のＱ
出力信号Ｏ，とラッチ回路２４のＱ出力信号Ｏ１の（計
算機５が異常動作時はどちらかが“Ｈ”になる）ＯＲ回
路２７により論理和した結果により、ＡＮＤ回路２８に
よるゲートの開閉を決定し、インバータ回路２６の出力
信号を出力するかを決める回路である。
出力信号Ｏ，とラッチ回路２４のＱ出力信号Ｏ１の（計
算機５が異常動作時はどちらかが“Ｈ”になる）ＯＲ回
路２７により論理和した結果により、ＡＮＤ回路２８に
よるゲートの開閉を決定し、インバータ回路２６の出力
信号を出力するかを決める回路である。
ＯＲ回路２９は、インバータ回路２３と遅延回路２５の
出力信号をＯＲ回路２９により論理和することにより、
ラッチ回路２０．２１．２４のＣＬＲ信号を作成する回
路である。
出力信号をＯＲ回路２９により論理和することにより、
ラッチ回路２０．２１．２４のＣＬＲ信号を作成する回
路である。
判定回路６を上記回路構成とすることにより、該判定回
路６は基準信号Ａの周期で判定する。即ち、基準信号Ａ
の“Ｈ”期間で応答信号Ｃの入力判定をラッチ回路２０
で行ない、基準信号Ａの立ち下がり位置で（要求信号Ｂ
もほぼ同時に立ち上がる）で計算機５が正常か異常かを
ラッチ回路２１とラッチ回路２４で行ない、基準信号Ａ
のＬ”期間により計算機５が異常時にリセット信号Ｒを
出力し、基準信号Ａの立ち上がり位置で初期状態にする
ためにラッチ回路２０とラッチ回路２１とラッチ回路２
４をクリアする。
路６は基準信号Ａの周期で判定する。即ち、基準信号Ａ
の“Ｈ”期間で応答信号Ｃの入力判定をラッチ回路２０
で行ない、基準信号Ａの立ち下がり位置で（要求信号Ｂ
もほぼ同時に立ち上がる）で計算機５が正常か異常かを
ラッチ回路２１とラッチ回路２４で行ない、基準信号Ａ
のＬ”期間により計算機５が異常時にリセット信号Ｒを
出力し、基準信号Ａの立ち上がり位置で初期状態にする
ためにラッチ回路２０とラッチ回路２１とラッチ回路２
４をクリアする。
次に、上記回路構成の判定回路６の各状態における動作
を説明する。
を説明する。
第１に要求信号Ｂと応答信号Ｃが入力されない場合につ
いて説明する。
いて説明する。
応答信号Ｃが入力きれないと、ラッチ回路２０のＱ出力
信号Ｓ１がＬ”、Ｑ出力信号Ｓ、が“Ｈ”となり、さら
にＱ出力信号Ｓ、は要求信号ＢとＡＮＤ回路２２で論理
積きれる。ここでＱ出力信号Ｓ１が′Ｌ”、要求信号Ｂ
が“Ｈ″なのでＡＮＤ回路２２の出力信号Ｓ、が”Ｌ″
となる。
信号Ｓ１がＬ”、Ｑ出力信号Ｓ、が“Ｈ”となり、さら
にＱ出力信号Ｓ、は要求信号ＢとＡＮＤ回路２２で論理
積きれる。ここでＱ出力信号Ｓ１が′Ｌ”、要求信号Ｂ
が“Ｈ″なのでＡＮＤ回路２２の出力信号Ｓ、が”Ｌ″
となる。
次に、基準信号Ａの立ち下がりにより、ラッチＬ路２１
（７）０１１号０．は、ＡＮＤ回路２２（７）を力信号
Ｓ、が“Ｌ”なので“Ｌ″となり、まフラッチ回路２４
は要求信号Ｂが入力されない（で、Ｑ出力信号０．が“
Ｌ”のままである。そＣ結果、ＯＲ回路２７の出力０．
は、Ｑ出カ信号〇が“Ｌ″ Ｑ出力信号０！が“Ｌ”な
ので“Ｌ”となり、インバータ回路２６の出力はＡＮＤ
回劉２８により禁止きれ、計算機５にはリセット信士Ｒ
が出力されない。
（７）０１１号０．は、ＡＮＤ回路２２（７）を力信号
Ｓ、が“Ｌ”なので“Ｌ″となり、まフラッチ回路２４
は要求信号Ｂが入力されない（で、Ｑ出力信号０．が“
Ｌ”のままである。そＣ結果、ＯＲ回路２７の出力０．
は、Ｑ出カ信号〇が“Ｌ″ Ｑ出力信号０！が“Ｌ”な
ので“Ｌ”となり、インバータ回路２６の出力はＡＮＤ
回劉２８により禁止きれ、計算機５にはリセット信士Ｒ
が出力されない。
第２に要求信号Ｂと応答信号Ｃが入力された誓合につい
て説明する。
て説明する。
応答信号Ｃの入力によりラッチ回路２ｏの。圧力信号Ｓ
１が“Ｌ″、Ｑ出方信号Ｓ、は“Ｌ”となり、さらにＱ
出力信号ｓ１は要求信号ＢとＡＮＤ回路２２で論理積さ
れ、Ｑ出力信号Ｓ、が“Ｈ”、要求信号Ｂが”Ｌ”なの
でＡＮＤ回路２２の出力信号Ｓ、が“Ｌ″となる。次に
、基準信号Ａの立ち下がりにより、ラッチ回路２１のＱ
出力信号Ｏ１は、ＡＮＤ回路２２の出力信号Ｓ、が“Ｌ
”なので“Ｌ”となり、また要求信号Ｂの立ち上がり１
となる。その結果、第１と同じようにＱ出力信号０１が
“Ｌ″ Ｑ出力信号０．がＬ”なので、インバータ回路
２６の出力はＡＮＤ回路２８により禁止され、計算機５
にはリセット信号Ｒが出方きれない。
１が“Ｌ″、Ｑ出方信号Ｓ、は“Ｌ”となり、さらにＱ
出力信号ｓ１は要求信号ＢとＡＮＤ回路２２で論理積さ
れ、Ｑ出力信号Ｓ、が“Ｈ”、要求信号Ｂが”Ｌ”なの
でＡＮＤ回路２２の出力信号Ｓ、が“Ｌ″となる。次に
、基準信号Ａの立ち下がりにより、ラッチ回路２１のＱ
出力信号Ｏ１は、ＡＮＤ回路２２の出力信号Ｓ、が“Ｌ
”なので“Ｌ”となり、また要求信号Ｂの立ち上がり１
となる。その結果、第１と同じようにＱ出力信号０１が
“Ｌ″ Ｑ出力信号０．がＬ”なので、インバータ回路
２６の出力はＡＮＤ回路２８により禁止され、計算機５
にはリセット信号Ｒが出方きれない。
第３に要求信号Ｂがλカされ、応答信号Ｃが入力されな
い場合について説明する。
い場合について説明する。
応答信号Ｃが入力きれないので、ラッチ回路２０のＱ出
力信号Ｓ、は“Ｌ“ ぐ出力信号Ｓ、が“Ｈ”となり、
きらにＱ出力信号Ｓ、は要求信号ＢとＡＮＤ回路２２で
論理積され、Ｑ出力信号Ｓ、が“Ｌ″、要求信号Ｂが“
Ｌ”なので、該ＡＮＤ回路２２の出力信号Ｓ、は“Ｌ”
となる。次に、基準信号Ａの立ち下がりにより、ラッチ
回路２１のＱ出力信号０□は、ＡＮＤ回路２２の出力信
号Ｓ８が“Ｌ″なので“Ｌ″となり、また要求信号Ｂの
立ち上がりにより、ラッチ回路２４の。
力信号Ｓ、は“Ｌ“ ぐ出力信号Ｓ、が“Ｈ”となり、
きらにＱ出力信号Ｓ、は要求信号ＢとＡＮＤ回路２２で
論理積され、Ｑ出力信号Ｓ、が“Ｌ″、要求信号Ｂが“
Ｌ”なので、該ＡＮＤ回路２２の出力信号Ｓ、は“Ｌ”
となる。次に、基準信号Ａの立ち下がりにより、ラッチ
回路２１のＱ出力信号０□は、ＡＮＤ回路２２の出力信
号Ｓ８が“Ｌ″なので“Ｌ″となり、また要求信号Ｂの
立ち上がりにより、ラッチ回路２４の。
出力信号Ｏ３は、ラッチ回路２ｏのζ出力信号Ｓ！がＨ
”なので“Ｌ″となる。その結果、ＯＲ回路２７の出力
０．は、Ｑ出力信号ｏＩが“Ｌ″、Ｑ出力信号０．が“
Ｈ”なので ａｔＨ″となり、インバータ回路２６の出
力はＡＮＤ回路２８から出力され、計算機５にリセット
信号Ｒを出方する。
”なので“Ｌ″となる。その結果、ＯＲ回路２７の出力
０．は、Ｑ出力信号ｏＩが“Ｌ″、Ｑ出力信号０．が“
Ｈ”なので ａｔＨ″となり、インバータ回路２６の出
力はＡＮＤ回路２８から出力され、計算機５にリセット
信号Ｒを出方する。
第４に要求信号Ｂが入力されず、応答信号Ｃが入力され
た場合について説明する。
た場合について説明する。
応答信号Ｃの入力により、ラッチ回路２０（７）Ｑ出力
信号Ｓ、が“Ｈ” Ｑ出力信号Ｓ！が“Ｌ″となり、
さらにＱ出力信号ｓ１は要求信号ＢとＡＮＤ回路２２で
論理積きれ、Ｑ出力信号Ｓ、が″Ｈ２要求信号Ｂが“Ｈ
”なので、該ＡＮＤ回路２２の出力信号ＳｊがＨ”とな
る。次に基準信号Ａの立ち下がりにより、ラッチ回路２
１のＱ出力信号Ｏ８は、ＡＮＤ回路２２の出力信号Ｓ、
が“Ｈ”なので“Ｈ”となり、またラッチ回路２４は要
求信号Ｂが入力されないので、Ｑ出力信号０、が“Ｌ”
のままである、その結果、ＯＲ回路２７の出力は、Ｑ出
力信号０１が“Ｌ″ Ｑ出力信号０．が“Ｌ”なので
ｓＨ”となり、インバータ回路２６の出力はＡＮＤ回路
２８か゛ら出力され計算機５にリセット信号Ｒを出力す
る。
信号Ｓ、が“Ｈ” Ｑ出力信号Ｓ！が“Ｌ″となり、
さらにＱ出力信号ｓ１は要求信号ＢとＡＮＤ回路２２で
論理積きれ、Ｑ出力信号Ｓ、が″Ｈ２要求信号Ｂが“Ｈ
”なので、該ＡＮＤ回路２２の出力信号ＳｊがＨ”とな
る。次に基準信号Ａの立ち下がりにより、ラッチ回路２
１のＱ出力信号Ｏ８は、ＡＮＤ回路２２の出力信号Ｓ、
が“Ｈ”なので“Ｈ”となり、またラッチ回路２４は要
求信号Ｂが入力されないので、Ｑ出力信号０、が“Ｌ”
のままである、その結果、ＯＲ回路２７の出力は、Ｑ出
力信号０１が“Ｌ″ Ｑ出力信号０．が“Ｌ”なので
ｓＨ”となり、インバータ回路２６の出力はＡＮＤ回路
２８か゛ら出力され計算機５にリセット信号Ｒを出力す
る。
なお、本発明の計算機の制御方式は、上記実施例に限定
されるものではなく、計算機に要求信号を出力し、この
要求信号に対する計算機からの信号を聖夜することによ
り、計算機の動作状態を判定する判定回路を具備する構
成であれば、具体的構成には格別の制限がない。
されるものではなく、計算機に要求信号を出力し、この
要求信号に対する計算機からの信号を聖夜することによ
り、計算機の動作状態を判定する判定回路を具備する構
成であれば、具体的構成には格別の制限がない。
以上説明したように本発明によれば、要求信号出力手段
から所定周期毎に要求信号を計算機に出力し、この要求
信号に対する計算機からの応答信号を監視して、計算機
が正常に動作しているか異常動作であるかを判定するの
で、計算機の異常を早期に検出でき、信頼性の高い計算
機の制御方式を提供できるという優れた効果が得られる
。
から所定周期毎に要求信号を計算機に出力し、この要求
信号に対する計算機からの応答信号を監視して、計算機
が正常に動作しているか異常動作であるかを判定するの
で、計算機の異常を早期に検出でき、信頼性の高い計算
機の制御方式を提供できるという優れた効果が得られる
。
第１図は本発明の計算機の制御方式の回路構成を示すブ
ロック図、第２図は第１図の判定回路を具体化した回路
例を示す図、第３図（ａ）。 （ｂ）、（ｃ）はそれぞれ第１図及び第２図の回路の動
作を示す各部の波形図（タイミングチャート）、第４図
は従来の計算機の制御方式の回路構成を示すブロック図
、第５図は第４図の回路の動作を示す各部の波形図（タ
イミングチャート）でンデンサー ４・・・・分周器、
５・・・・計算機、６・・・・判定回路、２１・・・・
ラッチ回路、２２・・・・ＡＮＤ回路、２３・・・・イ
ンバータ回路、２４・・・・ラッチ回路、２５・・・・
遅延回路、２６・・・・インバータ回路、２７・・・・
ＯＲ回路、２８・・・・ＡＮＤ回路、２９・・・・ＯＲ
回路。
ロック図、第２図は第１図の判定回路を具体化した回路
例を示す図、第３図（ａ）。 （ｂ）、（ｃ）はそれぞれ第１図及び第２図の回路の動
作を示す各部の波形図（タイミングチャート）、第４図
は従来の計算機の制御方式の回路構成を示すブロック図
、第５図は第４図の回路の動作を示す各部の波形図（タ
イミングチャート）でンデンサー ４・・・・分周器、
５・・・・計算機、６・・・・判定回路、２１・・・・
ラッチ回路、２２・・・・ＡＮＤ回路、２３・・・・イ
ンバータ回路、２４・・・・ラッチ回路、２５・・・・
遅延回路、２６・・・・インバータ回路、２７・・・・
ＯＲ回路、２８・・・・ＡＮＤ回路、２９・・・・ＯＲ
回路。
Claims (1)
- 【特許請求の範囲】 所定周期毎に基準信号を出力する基準信号発生手段と、 該基準信号発生手段からの基準信号を分周して所定周期
毎に計算機に要求信号を出力する要求信号出力手段と、 前記基準信号発生手段からの基準信号と、前記要求信号
出力手段からの要求信号と、前記要求信号に対する前記
計算機からの応答信号とから、前記計算機が異常か否か
を判定する判定手段と、該判定手段が計算機を異常と判
定したとき前記計算機にリセット信号を出力する手段を
具備することを特徴とする計算機の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007915A JPH03211633A (ja) | 1990-01-17 | 1990-01-17 | 計算機の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007915A JPH03211633A (ja) | 1990-01-17 | 1990-01-17 | 計算機の制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03211633A true JPH03211633A (ja) | 1991-09-17 |
Family
ID=11678836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007915A Pending JPH03211633A (ja) | 1990-01-17 | 1990-01-17 | 計算機の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03211633A (ja) |
-
1990
- 1990-01-17 JP JP2007915A patent/JPH03211633A/ja active Pending
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