JPH03211656A - マルチプロセッサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 この発明はマルチプロセッサシステム（多重処理システ
ム）に関し、特に複数個のプロセッサと多数の異なるメ
モリアドレス空間とを相互接続することが可能なマルチ
プロセッサシステム及びその使用方法に関する。 〔従来の技術〕 コンピュータやプロセッサの世界では演算能力をより大
きくシ、演算速度を高めることが間断なく求められてお
り、このような状況においては複数個のプロセッサを組
み合わせて互いに並列動作させることができるシステム
が必要となる。 画像を生じさせてデータに対する各種の操作を行い、画
像表′示されたデータ及び記憶データの表示を制御する
画像処理システムはどうしても大量の演算と記憶を必要
とするが、このような画像処理システムは、異なるプロ
セッサが異なるタスクを同時並行的に実行する多重処理
の適用対象の第１の候補である。この場合、プロセッサ
は、全部が同じ命令により動作するがデータは各種のソ
ースから取り込む単一命令多重データ（ＳＩＭＤ）モー
ドで同時動作させることもできるし、各プロセッサが異
なる命令セットにより異なるソースからのデータを処理
する多重命令多重データ（ＭＩＨＤ）モードで同時動作
させることもできる。しかし、異なる動作モードについ
てはそれぞれ異なる構成が必要となる。 〔発明が解決しようとする課題〕 そこで、この技術分野においては、マルチメモリを備え
たマルチプロセッサを取り扱うシステムにあって、それ
らのプロセッサがいくつかの異なる命令セットを処理し
ている時であっても１つまたは２つ以上のプロセッサが
マルチメモリのすべてのメモリより得られるアドレス空
間を同時に使用することができるようなシステムが求め
られている。 さらに、ＳＩＭＤモードでもＩＩＩＭＤモードでも相互
に切り換えて使用可能とするスイッチを具備した構成の
多重処理システムないしはマルチプロセッサシステムが
求められている。 後述のこの発明の一実施例のところに記載されている画
像処理装置のような複雑なシステムにおける荒天な相互
接続の問題を解決する１つの方法は、プロセッサ全体を
そっくり単一デバイスとして構成することである。これ
は概念的には簡単に達成することができるように見える
かもしれないが、実際には問題はかなり込み入っている
。 まず第一に、情報の効率的な移動ということを充分考慮
に入れると共にシリコンチップの貴重なスペースを節約
したアーキテクチャが創出されなければならない。その
アーキテクチャは、いったん作り上げると、異なるアプ
リケーションが生じる毎それに合わせて変更、改変する
ことは容易にはできないので、非常に高度のフレキンビ
リティが確保されるようにしなければならない。次に、
このようなシステムの処理能力は大きなものになるから
、チップに対する情報の出し入れにおいてもかなり高い
バンド幅が必要となる。それはチップ１個に固着し得る
リード線数が物理的に限定されるためである。 また、イメージプロセッサのようなパラレルプロセッサ
システムは、広範にわたり且つ絶えず変化する使用基準
を満足するに足る充分なシステムの柔軟性を確保しつつ
全体をそっくり単一のシリコンチップ上に形成するよう
な設計が望まれる。 さらに、ＳＩＭＤやＭＩＨＤのような種々のモードの動
作に容易に適合させ得ると共に、チップ内外間の効率的
なデータのやりとりにも適合させ得るようなプロセッサ
ーメモリインターフェースを有するシングルチップ型の
パラレルプロセッサを構築することが望まれる。 〔課題を解決するための手段〕 この発明によれば、これらの問題は、画像処理及び図形
（グラフィックス）処理を扱う多重処理システムを設計
するに際し、すべてのプロセッサをどのメモリとでもあ
らゆる構成により相互接続してそれらの間でデータをや
りとりさせることのできるクロスバスイッチを案出し、
このシステムでｎ個のパラレルプロセッサをｍ個（ただ
しｍ〉ｎ）のメモリに接続し得るようにしたことにより
解決される。 この発明によれば、高度の柔軟性、融通性を持つシング
ルチップ型イメージプロセッサの製作に付随する特育の
問題点が個々のプロセッサと個々のメモリとの間にマル
チリンク・マルチパスクロスバスイッチを設けるという
アーキテクチャにより解決され、このアーキテクチャが
高密度スイッチの設計と相俟って、すべてのプロセッサ
のすべてのメモリに対するフルアクセスを可能とする。 このクロスバスイッチは、それぞれ異なる機能に用いら
れる長さの異なるリンクを具備して構成され、これによ
ってスペースの節約を図ると共に、なおかつ高度の使用
上のフレキシビリティを確保し得るようになっている。 この発明の一実施例においては、転送プロセッサはオン
チップ／オフチップのデータのやりとりヲ制御すべく動
作させる一方、マスタープロセッサを共通メモリとのデ
ータのやりとりを制御するのに使用する。動作原理とし
ては、すべてのプロセッサが複数個の中のどのメモリに
もアクセスすることができる一方で、一部のメモリはも
っばら個々のプロセッサ用の命令を扱うために使用され
るようになっている。 この発明のマルチプロセッサシステムは、メモリソース
から供給される命令セットにより各々動作して１つまた
は２つ以上の各々一意のアドレス指定可能空間を有する
アドレス指定可能メモリに対するデータの入出移動に依
拠する多数の異なるプロセスを制御することが可能なｎ
個のプロセッサによって動作し、且つこのマルチプロセ
ッサは上記メモリに接続され且つ上記プロセッサに接続
されたスイッチマトリクスを有し、このスイッチマトリ
クスをプロセッササイクル単位ベースで選択的にかつ同
時にイネーブル（動作可能）化して上記のいずれ化のプ
ロセッサといずれかのメモリとを相互接続し、上記メモ
リとこれに接続された上記プロセッサとの間で１つまた
は２つ以上のアドレス指定可能メモリ空間からの命令セ
ット及びそれ以外のアドレス指定可能メモリ空間からの
データをやりとりさせるようになっている。 〔実施例〕 この発明の実施例のシステムのオペレーションについて
説明する前に、まず第５図及び第６図に示すような従来
技術における並列処理システムについて説明しておく。 第５図は、単一のメモリ５５をアクセスするプロセッサ
５０〜５３を具備したシステムを示す。図示のシステム
は一般にシェアドメモリ（共用メモリ）システムと呼ば
れるもので、すべてのパラレルプロセッサ５０〜５３が
同じメモリ５５に対してデータを共用的に出し入れする
。 第６図は従来技術によるもう１つの並列処理システムの
例を示し、このシステムではプロセッサ６０〜６３に対
しメモリ６５〜６８が一対一の関係で分散的に配設され
ている。この分散メモリ型のシステムでは、複数個の各
プロセッサが各々のメモリを並列にアクセスするので、
動作時プロセッサ間のメモリ競合は起こらない。第５図
及び第６図に示すようなシステムオペレージ８ンの構成
は、以下にも説明するように、ある特定の形態の課題を
扱うのに適しており、それぞれそのような特定形態の課
題に合わせて最適化されている。そして、従来は共用型
あるいは分散型のいずれかになるようにシステムを作る
という傾向があった。 これに対し、最近では処理要求がより複雑化しかつ動作
速度の重要度が増すにつれて、共用メモリモードで実行
するのが最適のオペレーション、また分散メモリモード
で実行するのが最も良いものを含めて広範にわたるオペ
レージ式ンを取り扱い得る能力がこの種のシステムにき
って重要になってきた。この発明によれば、第１図及び
第２図に示すような構成によってシステムが共用メモリ
モードでも分散メモリモードでも並列処理動作を行うこ
とができるようにすることにより上記の能力を具備した
システムが達成される。また、これらのどのモードにお
いても、ＳＩＭＤやＭＩＭＤのような各種の処理方式が
実行可能である。以下、この発明を実施例によりさらに
詳細に説明する。 マルチプロセッサとメモリの 第１図に示すように、この発明のマルチプロセッサシス
テムはパラレルプロセッサ（並列フロセｙ？）１００〜
１０３及びマスタープロセッサ１２を宵し、これらのプ
ロセッサはクロスバスイッチと呼ばれるサイクルレート
ローカル接続網のスイッチマトリクス２０を介して一連
のメモリ１０に接続されている。以下に明らかにするよ
うにに、このクロスバスイッチは、各特定のオペレーシ
ョンのために必要となる都度、分散メモリ構成と共用メ
モリ構成とを色々に組み合わせることができるようサイ
クル単位ベースで動作してこれら複数個のプロセッサと
複数個のメモリを様々に組み合わせる。 また、一部のプロセッサ群が一部のメモリについて分散
モードで動作している時、これと同時に他のプロセッサ
がある特定のメモリを対象に互いに共用モードで動作す
るということも可能であるが、これについても以下に説
明する。 第２図に示すこの発明のマルチプロセッサシステムでは
、４つのパラレルプロセッサ１００．１０１゜１０２、
１０３がスイッチマトリクス２０を介してメモリＩＯに
接続されており、スイッチマトリクス２０はこノ場合分
散バスとして描かれている。また、転送プロセッサ（Ｔ
Ｐ）１１及びマスタープロセッサ（ＭＰ）＋２もクロス
バスイッチ２０を介してメモリｌＯに接続されている。 マスタープロセッサ１２はバス１７１及び１７２を介し
てそれぞれデータキャッシュメモリ１３及び命令キャッ
シュメモリ１４に接続されている。 パラレルプロセッサ１００乃至１０３は、以下に説明す
るように、これらのプロセッサ同士並びにマスタープロ
セッサＩ２及び転送プロセッサＩＩとの間で通信する（
信号をやりとりする）ことができるよう通信バス４０を
介して相互に接続されている。転送プロセッサ１１はバ
ス２１を介して外部メモリ１５と通信することができる
。 また、第２図において、フレームコントローラ＋７０は
バス１１０を介して転送プロセッサ１１と通信ｔ６゜フ
レームコントローラ＋７０は、以下に説明するように、
画像入出力部または手段を制御するのに用いられる。画
像入力部としては、例えば、ビデオカメラがあり、出力
部は例えばデータデイスプレィである。画像入出力は、
その他如何なる手段でも使用可能であるが、その方法に
ついては追ってより詳しく説明する。 コノヨウにクロスバスイッチ２０を分散型にすると通信
ボトルネックを軽減するのに役立ち、システム各部間に
おける通信の流れを容易にすることができる。このクロ
スバスイッチはプロセッサ及びメモリと共に単一チップ
上に集積回路化されており、これによってもシステムの
各素子間の信号伝送、通信をさらに改善することができ
る。 また、チップ上の回路形成、集積化は数層にわたって行
われるので、スイッチマトリクスの素子も相異なるいく
つかの層に分かれる場合があるということも重要である
。クロスバスイッチを図示する場合、縦横の線によって
マトリクス状に描かれるが、実際はこれらの線は互いに
空間的に隔てられて全部同一方向に配設されているに過
ぎないこともある。従って、スイッチマトリクスのリン
クについて言う場合、縦線及び横線という用語は互換的
に使用可能であり、同じ平面あるいは異なる平面内で互
いに空間的に隔てられた線を指すものとする。 ところで、この発明のマルチプロセッサシステムは多種
類のモードで動作することができ、その１つは単一の命
令ストリームが２つ以上のパラレルプロセッサに供給さ
れ、各プロセッサは同じメモリまたは異なるメモリにア
クセスしてデータに対する処理を実行することができる
単一命令多重データ（ＳｔにＤ）モードである。もう１
つは多重命令多重データ（ＭＩＮＤ）モードであり、こ
のモードでは複数のプロセッサが通常異なるメモリから
供給される複数の命令に従って動作し、同しメモリまた
は異なるメモリデータバンクからのデータを処理スル。 この発明のマルチプロセッサシステムが動作可能なモー
ドはこれらの２つの動作モード以外にも沢山あり、追っ
て明らかとなるように、このシステムは必要に応じて周
期的に動作モードを切り換えて異なる命令ストリームの
異なるアルゴリズムを処理することも容易である。 第１図に戻って、マスタープロセッサ１２はクロスバス
イッチ２０を介してメモリｌＯに接続されて１．する。 やはりクロスバスイッチ２０に接続された転送プロセッ
サ１１はバス２１を介して外部メモリ１５に接続されて
いる。また、　メモリＩＯにはいくつかの独立メモリ及
び後述する如くプロセッサ相互接続バス（通信バス）４
０との関連において用いられる７寸うメータメモリが設
けられている。第２図には／＜ラメータメモリは１つし
か示していないが、実際にはこれは各プロセッサ毎に１
つずつ複数個のＲＡＭ（ランダムアクセスメモリ）で構
成してもよく、そうすることによって通信、信号伝送の
効率をより高めることができる共に、複数個のプロセッ
サがこれらのＲＡＭに対して同時に通信することが可能
となる。 第４図は第１図及び第２図をより詳細に示すもので、図
示のように、　４つのパラレルプロセッサ１００〜＋０
３は通信バス４０により相互に接続されると共にクロス
バスイッチマトリクス２ｏによってメモリ１０にも接続
されている。このクロスバスイッチの各叉点は左下角の
０−０を起点とする座標により称呼される。この場合、
最初の数字は縦列の番号（横座標）を表す。従って、左
下角の叉点が０−０であるから、同じ最下行のそのすぐ
右隣の叉点は１０となる。例えば叉点１５等、各叉点は
後出の第１９図に詳細に示すような構成を有する。第４
図において、パラレルプロセッサ１０３等の各パラレル
プロセッサはグローバルデータ接続部（Ｇ）、ローカル
データ接続部（Ｌ）及び命令接続部（１）を存する。こ
れらの接続部はそれぞれ異なる目的に用いられるが、こ
れについては以下に詳細に説明する。簡単には、例えば
グローバル接続部はプロセッサ＋０３をメモリ１０の中
のどのメモリにでも接続可能とするためのもので、それ
らのメモリからデータを取り込むのに用いることができ
る。 これらの各パラレルプロセッサのローカルメモリボート
は、それぞれ、各プロセッサの対向位置にある縦方向ま
たは縦列スイッチマトリクスリンクに対応するメモリの
みをアドレス指定することができる。即ち、パラレルプ
ロセッサ１０３の場合は、クロスバスイッチマトリクス
２０の縦リンクＯ１１及び２を使ってメモリ１０−１６
．１０−１５及び　１０−１４をアクセスし、ＭＩＭＤ
モードにおけるデータ転送を行うことができる。さらに
、ＭＩＮＤモードの時、メモリ１０−１３はプロセッサ
＋０３に命令ストリームを供給する。追って説明するよ
うにＳｌにＤモードにおいてはプロセッサ用の命令はす
べてメモリ１０−１より供給される。そのため、命令メ
モリ１０−１３はデータ用として使用可能である。その
場合、クロスバスイッチマトリクス２０は縦リンク４を
介してローカルメモリボートよりアクセスすることがで
きるよう構成し直すが、そのやり方については後述する
。 第４図に示すように、パラレルプロセッサ　１００〜＋
０３は各々色々なメモリにアクセスするこトカできるよ
う特定のグローバルバスと特定のローカルバスを有して
いる。即ち、パラレルプロセッサ１００はクロスバスイ
ッチマトリクス２０の横リンク２よりなるグローバルバ
スを有し、パラレルプロセッサ＋０１はスイッチマトリ
クス２ｏの横リンク３よりなるグローパルスバスを存す
る。また、パラレルプロセッサ１０２及び１０３はそれ
ぞれスイッチマトリクス２０の横リンク４及び５よりな
るグローバルバスををする。 各パラレルプロセッサに接続されたローカルバスは全部
でスイッチマトリクス２０の横リンク６を共用する。た
だし、この横リンク６は、図示の如く、３つのスリース
テートバッファ４０４．４０５及ヒ４０６により４つの
部分に分けられている。これによって横リンク６は各プ
ロセッサの各ローカル入力部が異なるメモリをアクセス
することができるよう効果的に分離される。この構成は
シリコンチップ上のレイアウト面積をより効率的に利用
するために案出されたものである。上記バッファはこれ
により分割される複数個の部分を後述の如く必要に応じ
て１つに接続し、プロセッサ間でのデータの共通伝送を
可能にする。この構成によれば、メモリ１０−０．１０
−２．１０−３及び１０−４からノデータヲをパラレル
プロセッサ１００〜１０３のどれにでも伝送することが
できる。 マルチプロセッサシステムがＭＩＨＤモードで動作して
いる時は、パラレルプロセッサの命令ボート、例えばプ
ロセッサ１０３の命令ボートは叉点４−７を介して命令
メモリ１０−１３に接続される。このモードでは、叉点
４−２．　ｔ−３，４−４，４−５及び４−６は４−１
共々デイスエーブル（動作不能）化される。またＭ　Ｉ
ＭＤモードにおいて叉点４−０は動的作動性の叉点であ
り、これによって転送プロセッサも必要に応じて命令メ
モリ１０−１３にアクセスすることができる。これと同
じ手法の動作が叉点９−７（プロセッサ１０２）及び叉
点１４−７　（プロセッサ１０１）についても可能であ
る。 このマルチプロセッサシステムがＳＩＭＤモードで動作
中は、叉点４−７はイナクティブ（非動作）状態である
が、叉点４−２〜４−６はアクティブ（動作状態）化可
能であり、これによってメモリ　１０−１３のデータは
クロスバスイッチマトリクス２０の縦リンク４を介して
全部のパラレルプロセッサＩ００〜１０３が利用可能に
なる。同時に、ＳＩＭＤモードでは、バッファ４０１．
４０２、及び４０３がアクティブ化され、これによって
命令メモリ１０−１は、プロセッサ　１００〜＋０３の
全部が各々の命令入力ポートを介してアクセスすること
ができる。例えば、バッファ　４０１がアクティブ化さ
れ、バッファ４０２及び４０３はイナクティブであると
すると、プロセッサ１００及び１０１は命令メモリ１０
−１を共用してＳ！ＭＤモードで動作することができる
一方、プロセッサ１０２及び１゜３はこれとは独立にメ
モリｔｏ−１３及び１０−９の命令をＭＩＮＤモードで
実行する。 叉点１８−０．１３−０．８−０及び３−０は転送プロ
セッサ１１をいずれかのパラレルプロセッサの命令入力
ポートに接続可能とするためのもので、この接続は例え
ばキャッンユミスが生じたような場合に転送プロセッサ
がこれらのパラレルプロセッサにアクセスすることがで
きるようにする等、いろいろな目的に利用可能である。 第７図はメモリ５５及び５５Ａに関しては共用モード（
前出、第５図）で動作し、メモリ６５〜６８に関しては
分散モード（前出、第６図）で動作するパラレルプロセ
ッサ１００〜１０３のオペレーションの構成概念を示す
。図示のようなパラレルプロセッサのフレキシブルな接
続構成を達成する具体的方法を以下に説明するが、これ
は以下の説明からも明らかなように、複数個のリンクを
具備したクロスバスイッチマトリクス２０の動作に基づ
くものであって、このスイッチマトリクスはそれらのリ
ンクが叉点で個々に作動して所望の様々な接続構成をも
たらすようになっている。 クロスバスイッチの動作説明に入る前に第３図に示すよ
うなもう１つのシステム構成について考察しておく方が
良いと考えられる。図示の構成にあっては、バス３４を
各々第１図及び第２図で説明したような構成を有する一
連のプロセッサ３０〜３２と接続された状態に設定する
ことができる。図示の外部メモリ３５は、第１図、第２
図のメモリ１５と同様単一メモリよりなる。もちろん、
この外部メモリはシステムに対しローカル配設されたも
の及びリモート配設されたものを含め、一連の複数個の
個別メモリで構成してもよい。第３図の構成は、何種類
ものプロセッサをそれらのすべてのプロセッサが統合さ
れたアドレス指定能力を有する単一のグローバルメモリ
空間にアクセスするものとして本願におけるイメージシ
ステムプロセッサ［（ＩｓＰ　’）コと共に１つに統合
するのに用いることができる。また、この構成は、すべ
てのパラレルプロセッサが各々独自のオペレーションを
実行している間に信号をやりとりし合うことができ且つ
秩序を保つことができるようにバス３４を介してメモリ
アクセスする統合コンテンション型構成とすることもで
きる。ホストプロセッサ３３は複数のプロセッサ３０〜
３２の間の競合整理という問題の一部を受持って、バス
３４上のデータフローの秩序を確保するよう機能する。 画」１」Ｌ埋 画像処理では、ある画像に対して実行可能ないくツカの
レベルのオペレーションがある。これらのレベルは、単
にデータをその内容を理解することなく伝達して基本オ
ペレーションを実行するだけのレベルを最下位レベルと
するいくつかの異なるレベルよりなると考えることがで
きる。この最下位レベルのオペレーションは例えば画像
から異質な斑点を除去する動作等であり、これより少し
上のレベルは例えばデータのある部分が円を表すという
ことを認識するものの、その円が人間の顔の一部分であ
るということを充分に理解することはできないというよ
うなレベルである。画像処理におけるもう１つ上のレベ
ルのオペレージ式ンとしては、例えば、色々な円やその
他の形が人間の顔のイメージあるいはその他のイメージ
を形成するということを理解して画像を処理すると共に
、そのような情報を様々な形で利用する等のオペレーン
ジンがある。 画像処理におけるこれらの各レベルのオペレーションは
プロセッサをある特定のモードで動作させることにより
最も効率的に実行される。従って、画像全体を理解しよ
うとせずにローカル的にまとめられたデータに対してオ
ペレーンジンを実行スる時は、通常、全部または一部の
プロセッサが単一命令と多重データソースからのデータ
により動作する５ＩＮＤモードを用いる方がより効率的
である。 これに対して、全体画像を理解するためにそのいろいろ
な特徴からビクセル（画素）データが要求されるような
より高いレベルのオペレーションは、各プロセッサがそ
れぞれ個別の命令によって動作するＭＩＮＤモードで実
行するのが最も効率的である。 ここで重要なのは、システムが５ＩＮＤモードで動作し
ている時、全ピクセルイメージを単一命令スドリームに
より色々なプロセッサを通して処理することができると
いうことである。そのオペレジロンは、例えば、画像全
体をクリーニングする処理の場合や、様々なコーナー（
角部）や縁部を浮き立たせるために画像強調する処理の
場合等である。そして、すべての画像データは５ＩＮＤ
モードでプロセッサを通過するが、各時点において画像
の種々異なる部分からのデータを異なる目的に合わせて
異なるやり方で同時に処理することは不可能である。　
　ＳＩＭＤオペレーン日ンの一般的特徴は、どの期間に
おいても処理中のデータ量は画像全体に対して比較的少
量であるということである。逐次後の段階ではより多く
のデータが同じやり方で処理される。 これと異なり、ＭＩＭＤモードでは画像の色々な部分か
らのデータが一部は異なるアルゴリズムを用いて同時に
処理される。このモードのオペレーンジン構成では、所
望の結果を得るのに異なるデータに対して異なる命令が
同時に実行される。その簡単な例としては、例えば、多
くの異なるＳＩＭＤアルゴリズム（クリーン（クリーニ
ング）、エンノ１ンス（強調）、エキストラクト（抽出
））等のようなアルゴリズム）が同時に処理される場合
、あるいは多くの異なるプロセッサでバイブライン処理
される場合等が考えられる。ＭＩＭＤのもう１つの例と
しては、一意の演算機能あるいは論理機能を用いつつも
同じデータフローについていくつかのアルゴリズムを実
行する場合等を挙げることができよう。 第８図及び第９図はそれぞれ従来技術によるＳＩＭＤ及
びＭＩＮＤ構成のプロセッサを各々のメモリと共に示し
ている。図示の構成は画像処理に好都合なＳＩＭＤ／Ｍ
ＩＨＤのトポロジー（接続形態）である。このシステム
のオペレージジンモードについては追って第５Ｓ図乃至
６４図を参照しつつより詳しく説明する。概して言うと
、第８図のデータバス８０は第６０図のデータバスｌ１
ｉ０１０、［１０２０，８０３０及び６０４０に相当し
、第９図のプロセッサ９０は第５３図のプロセッサ５９
０１．５９１１．５！１２１１５９３１に相当する。こ
れらのデータバス用のコントローラ（第６０図の［１０
０２）　！を第８図では省略されている。 ＳＩＭＤ／ＭＩＨＤ　　　　　　　　　システム第１０
図はこの発明のＳＩＭＤ／ＭＩＨＤ構成変更可能型（構
成可変型）システムのトポロジーを示し、図示のシステ
ムでは、すべてサイクル単位ベースで、複数個のパラレ
ルプロセッサをクロスバスイッチマトリクス（ローカル
及びグローバル相互接続網）２０を介して一連のメモリ
ＩＯに接続することができると共に、転送プロセッサ１
１を介して外部メモリ１５に接続することができる。 この場合、ＭＩＮＤ）ポロジーでオペレーションを実行
する際の問題の１つは、実際のデータフローがシリアル
ベースで行われるかトポロジー的にエミュレートされる
ＳｌにＤモードに比べて高いバンド幅を必要とする場合
があるということである。この点、ＳＩＭＤモードでは
、データは一般に１つのプロセッサから次のプロセッサ
へといくつものプロセッサを逐次通って流れる。このこ
とは有利な面もあるが、問題でもある。これが問題とな
るのは、処理のある点に到達するためには画像のデータ
をすべて処理しなければならないという点においてであ
るが、ＳＩＭＤモードではこの処理はシリアル的に行わ
れる。しかしながら、ＭＩＨＤモードでは、共用メモリ
はデータが到着する毎にシリアルベースでしかアクセス
できないＳＩＭＤのオペレーションに対して、個々のメ
モリのデータはサイクル中いつでも取り込むことができ
るので、上記の問題は解消される。 しかしながら、ＭｌにＤモードは、プロセッサ間通信（
ＩＰｃ）を行うことを要求される場合にはオペレーシゴ
ン上のボトルネックがある。と言うのは、この場合、１
つのプロセッサがデータをメモリに書き込んだ後に他の
プロセッサがそのことを認識してそのメモリにアクセス
するようにしなければならないからである。この動作に
はかなりのサイクルタイムが必要なこともあるため、大
量のビクセルデータを伴う大きな画像は相当長い処理時
間が要求され得る。これは大きな難点である。上にも述
べたように、第１θ図の構成によれば、これらの問題は
解消される。それは、クロスバスイッチは必要に応じて
サイクル単位ベースで複数個のプロセッサをまとめて相
互接続して、ある期間単一命令により動作させるか、ま
たは第１のメモリに記憶されているデータが、他のプロ
セッサが１サイクルあるいは一定期間これと同じメモリ
に接続されている間、その第１のメモリに保持されるよ
う、これらのプロセッサをそれぞれ独立に動作させるよ
うに相互接続することができるからである。 要するに、従来技術では、データを多数のプロセッサに
アクセスさせるにはそのデータをメモリからメモリへ移
動させなければならないことがあったが、この発明のシ
ステムでは、データは一貫してメモリ内に保持しつつメ
モリに対する接続構成は必要に応じて切り換えることが
できる。これによれば、プロセッサとメモリのオペレー
ジロンにおける完全なフレキシビリティを確保し得ると
同時に、データ転送リソースの最適活用が可能である。 ここで、種々の５ＩＨＤ及びＭＩＭＤモードにおけるデ
ータ処理の具体例を第１２図及び第１３図を参照しつつ
説明する。第１２図には一連のビクセル（画素）０〜ｎ
を存する画像１２５が示されている。図示の画像は１行
にビクセルが４つしかないように描かれているが、これ
は例示説明のためであって、通常は画像は例えば１００
０行からなり、各行には１０００個ものビクセルがある
。また、画像の行数及び各行中のビクセル数は各時点毎
に変化し得るが、ここでは、１行は４ビクセルよりなる
ものと仮定して説明する。メモリ１２４内におけるこれ
らのビクセルを表す１つの方法は、上から下に向けてビ
クセル０、ビクセル１、φ・・、ビクセルｎと記された
メモリ１２４の各アドレス指定可能空間にそれぞれこれ
らのビクセルが入っているものとみなすやり方である。 以下に述べるように、このメモリは単一のメモリでも一
連の複数個のメモリで構成されたものであってもよいと
いうことはもちろんである。複数個のメモリを用いる場
合は、データを各行毎に異なるメモリに記憶するような
構成とすることも可能である。 ここで、全部のビクセルまたはビクセルの何らかのサブ
グループについてのデータに関し、そのデータをすべて
同じ命令により処理してからメモリに戻すようなオペレ
ージロンを行なおうという場合について考える。この場
合、例えばメモリ１２４のビクセルＯの空間からのデー
タはプロセッサ１２０にロードされ、プロセッサ＋２０
から１２１　へ転送され、そこからプロセッサ１２２へ
、さらにプロセッサ＋２３へ転送される。そして、この
各転送動作毎に新しいデータがエントリーされるという
ような動作が行われる。この手法を用いると、プロセッ
サ１２Ｇ　−１２３はそれぞれデータに対して何らかの
処理を行う機会を与えられると共に、それらのデータに
対して以前に行われた処理を観察する機会を与えられる
。このような動作が一巡すると、データはメモナに戻さ
れる。このサイクル動作は、画像の部分集合の全ピクセ
ルまたは画像中の全ビクセルをシステムを通して逐次処
理するよう反復実行することができる。この種のオペレ
ージロンはＳＩＭＤモードで実行するのが最も良い。 第１３図には、これとは対照的なＭＩＨＤモードのデー
タフローが図示されている。図示のようなシステムでは
、ビクセル０〜３とビクセル２５０〜５００をある特定
の手法で処理する一方、他の画像領域（例えば領域３で
示す画像の一定領域）のビクセルは別のやり方で処理す
ることが望ましいと考えられる。そこで、例えばプロセ
ッサ１２０がビクセルＯ〜３及びビクセル２５０〜５ｏ
ｏを処理し、他方プロセッサ　１２１はビクセル５ｏ〜
７５及びビクセル２０００〜３０００を処理するような
構成とすることができる。このようにして、異なるアル
ゴリズムを用い、あるいはデータ内容によりプログラム
フローを変えつつ同じアルゴリズムを用いて画像の各領
域を処理することができる。これらのビクセルはすべて
並列に処理され、種々の記憶場所に記憶される。このよ
うなオペレージロンは、データをプロセッサ１２１から
プロセッサ１２０へ移動させなければならないような場
合以外は、ＭＩ＃ＩＤモードの方がＳＩＭＤモードより
も高速に行うことができる。データを移動させる場合は
、メモリバンク内でデータ移動を行わなければならない
と考えられる。このようなプロセッサ間データ移動は、
例えば、ある領域からの処理されたデータが他の領域が
らのデータをどのようにして処理するかを決定する上に
おいて重要である場合、あるいは画像全体が表すものを
正確に決定するために重要である場合等に必要となり得
る。鼻をつがんで象の形を決定することは困難であるが
、これと全く同様に、他の色々な部分のビクセルデータ
にアクセスすることなくして画像から有意な情報を得る
ことは非常に困難である。 次に、第１４図には、この発明を用いたシステムの構成
が描かれている。図示のシステムにあっては、クロスバ
スイッチマトリクス２０はサイクル単位ベースで、プロ
セッサ１００〜［０３がメモリＩＯの個々のメモリ素子
Ｍ１〜Ｍ４をアクセスできるようにする。第１４図の構
成では、ＳＩＭＤモードに関連して第１２図により説明
したオペレーンリンが可能で、メモリ素子ｈ４１〜Ｍ４
のデータは動かさずに、プロセッサとの接続構成を切り
換えるようなオペレーションが実行される。このプロセ
スは、プロセッサがある瞬間に実際に使用するより多く
のメモリ素子を用いることにより流れの連続性が改善さ
れている。このように、データはこれらの「エキストラ
」メモリ素子から入出力できるので、これらエキストラ
メモリ素子はシステムのオペレーンタンの流れの中に組
み入れてサイクル動作させることができる。このような
構成にあって、データ入力用メモリ素子及びデータ出力
用メモリ素子は、サイクル単位ベースで異なるメモリ素
子が使用され得る。データ入力用メモリ素子及びデータ
出力用メモリ素子はクロスバスイッチを介して切り換え
られるので、どの位置のメモリ素子であってもよい。こ
のように、このシステムでは、データをメモリ間で移動
させる代わりにプロセッサの接続構成が逐次切り換えら
れる。 次に、第１５図には、プロセッサ１００〜１０３ヲクロ
スバスイツチ２０を介して複数個のメモリに接続するよ
うにしたＭＩＮＯモードの構成が示されている。 このシステムでは、通常、図示のような接続関係が数サ
イクル持続するため、各プロセッサは各メモリにある期
間に亘って接続されることになる。 その必要がないのであれば、それは最も典型的なＭＩＮ
Ｄモードのオペレーンタンの場合であろう。いずれかの
プロセッサまたはプロセッサ群が第１５図の旧ＭＤモー
ドで動作する場合、クロスバスイッチ２０は、あるメモ
リ素子からのデータを直ちに他のどのプロセッサでも使
用することができるようにして、そのデータをこれら他
のプロセッサに循環させるか、あるいは１回ベースで処
理することができるようにサイクル単位ベースで動作可
能である。 プロセッサ 第１６図は、複数個のプロセッサが互いにやりとりしな
ければならない時にシステムがＭＩＮＤモードで動作し
ている時のプロセッサ間通信の接続構成を示す。パラレ
ルプロセッサ１００のようなプロセッサはクロスバスイ
ッチ２０を介して共用パラメータメモリにメツセージを
送る一方、これと同時にパラメータメツセージが待機状
態にあると言うメツセージ（割込み）を行先プロセッサ
に伝える。 ここでは、行先プロセッサはプロセッサ１０２等上記プ
ロセッサ１００以外のどのプロセッサでもよく、クロス
バスイッチ２０を介して共用パラメータメモリにアクセ
スし、メツセージを取り除く。すると、行先プロセッサ
は例えば受は取ったメツセージに従って自ら再構成ある
いは構成変更する等の動作を行うことができる。この構
成変更は特定のシステムオペレーションモードを得るべ
く内部的に行うこともできれば、ある期間中はどのメモ
リにアクセスすべきでどのメモリにはアクセスすべきで
はないということに関する命令の形であってもよい。 メモリアクセスの問題（フンテンション）は、プロセッ
サは他のプロセッサがあるメモリを長期間使用している
時そのメモリをアクセスしようとして多大の時間を浪費
してしまうことがあるので、非常に重要である。システ
ムの効率的オペレーンタンは通信リンクを介してのプロ
セッサ間結合なしでは達成が極めて困難である。 プロセッサ間でやりとりされるもう１つの形態のメツセ
ージはそれらのプロセッサの同期に関するものである。 これらのメツセージ及び同期を確保するための詳細なや
り方については以下に説明する。前出の第２図は、複数
個のプロセッサがサイクル単位ベースで同期、メモリ及
びクロスバスイッチのアロケーションを制御すべくそれ
らのプロセッサ間で割込みまたはポーリングを行うため
に相互接続されるシステムの全体構成をしめす。 メモリのより効率的な活用に役立つのはクロスバスイッ
チの外部で機能する通信リンクである。 オペレーションモード間、例えばＳＩＭＤとＭｌ）ＩＤ
モードの間の切り換えを行うのに必要なサイクル数はそ
れ以外に実行しなければならない他のオペレーションの
量によって決まる。これらの他のオペレーンタンとは、
例えば、いくつかの命令メモリにコードをロードしたり
、データを後続のオペレーンタンのためにデータメモリ
にロードする等のオペレーンタンである。外部通信リン
クは、ある特定のプロセッサがどのメモリをアクセスす
る可能性があるかを確定すると共に、すべてのプロセッ
サにそれらのプロセッサのメモリアクセスの可否を知ら
せて、アクセスが拒絶されているのにそれらのプロセッ
サが並んでアクセス待機するようなことが起こらないよ
うにすることによって上記のメモリの効率的活用を支援
することができる。 プロセッサ間の命令のやりとりは割込みによりまたポー
リングによって行うことができる。割込みは、データを
共用メモリ内の特定のメツセージ記憶場所に仕向けるフ
ラグを付して送出する周知の割込み構成のいずれかによ
って行うこともできれば、プロセッサ内部でポインタベ
ースで直接処理するようにしてもよい。どのプロセッサ
がどのメモリにアクセスできるかをサイクル単位ベース
で確定する能力は、システムが、データを特定メモリ内
に終始保持しつつ、そのデータにアクセスできるプロセ
ッサを次々に切り換えるやり方によりＭＩＨＤモードで
動作し得る能力を確保する上において重要である。この
構成を用いるならば、メモリがプロセッサに対して固定
された関係にある場合にデータをメモリからメモリへ移
動させるのに必要な時間サイクル数を顕著に減らすこと
かで゛きる。上記の通信リンクにはマスタープロセッサ
カ含まれている。

【１ヱヱヱユ２ 第１図及び第２図並びに第５７図に示す転送プロセッサ
１１は外部メモリと複数個の内部メモリの間でデータを
転送する。転送プロセッサ目は、パラレルプロセッサの
いずれかまたはマスタープロセッサが転送プロセッサ１
１に特定のピクセルまたはピクセル群あるいはデータ群
に関するデータを供給するよう要求することができ、且
つこれに対して転送プロセッサ１１が必要なデータをそ
れ以上のプロセッサ介入命令なしに外部メモリと内部メ
モリの間で転送することができるように、パケット要求
に応じて動作するよう設計されている。そのため、転送
プロセッサＩＩは自律的に動作することができ、且つど
のプロセッサによる監視をも受けることなくシステムの
内外にデータを転送することができる。転送プロセッサ
１１はクロスバスイッチマトリクス２０を介してすべて
のメモリに接続されて、これらのメモリへのアクセスに
おいて様々なリンクと競合するようになっている。いず
れか特定のリンクについては、転送プロセッサ１１に最
も低い優先順位を割当て、メモリへのアクセスを他のプ
ロセッサがそのメモリをアクセスしていない時に行うよ
うにしてもよい。転送プロセッサ１１により転送される
データはピクセルを処理するためのデータのみならず、
システムを制御するための命令ストリームも転送される
。これらの命令ストリームはクロスバスイッチ２０を介
して命令メモリにロードされる。この転送プロセッサ１
１は、データ転送という目的を達成するためにハードウ
ェアとソフトウェアを組合せた構成を用いることもでき
る。 マスタープロセッサ マスタープロセッサ（第２９図参照）は、転送プロセッ
サの制御や色々なプロセッサの間のインタラクシビンを
含め、システム全体のスケジューリング及び制御を行う
ために用いられる。マスタープロセッサはクロスバスイ
ッチを介してすべてのメモリに接続可能であり、またチ
ャンネル上の他のプロセッサとも相互接続される。マス
タープロセッサはピクセル情報およびその情報を取得す
る目的によってデータの型を制御すると共に転送プロセ
ッサがデータを取得する手法を制御する。 従って、画像の各領域は、走査の目的によって具なるモ
ードにより走査することができる。この動作はパラレル
プロセッサと連携して動作するマスタープロセッサによ
り制御される。パラレルプロセッサは、やはりオペレー
ションの目的にヨリ、単独であるいはマスタープロセッ
サと共同で各々転送プロセッサを制御するようにしても
よい。 クロスバスイッチに対するメモリのコンテンツ、ンは、
パラレルプロセッサには比較的高い優先権を与え、マス
タープロセッサには比較的低い優先権を与えると共に、
転送プロセッサの特定リンク上の特定メモリに対する優
先権は３番目かあるいは最下位となるよう構成すること
ができる。 画像処理システムで実行されると思われる典型的なオペ
レーションあるいはアルゴリズムの例が第１１図にリス
トしである。中でもより典型的なオペレージロンは光学
的文字認識、目標認識あるいは運動認識であろう。これ
らの各オペレーションにおいては、各々に付随する画像
処理動作は、実行すれるオペレーションの型により制御
されることになろう。 第１１図において、一般にパラレルプロセッサにより実
行される種類のオペレージ式ンは破線＋１００の下側に
示されており、一般にマスタープロセッサにより実行さ
れる種類のオペレージ葺ンは破線１１００の上側に示さ
れている。このようなオペレージロンの構成はマスター
プロセッサとパラレルプロセッサの間で任意に分割され
るが、図示のような各種のオペレージ「ンを遂行するの
に必要なオペレージ１ンの種類によってマスタープロセ
ッサとパラレルプロセッサのどちらがより適切であるか
を仕分けすることができる。 画像から出発してオペレージ１７階層のより高い所で処
理が行われる画像処理の一例を第１１図により説明する
と、画像はまずイメージエンハンスメント（画像強調）
のボックス１１＋１に受は入れられる。情況によっては
、ボックス　１１１２及び＋１１３による画像の圧縮ま
たは圧縮解除が必要になる。 次に、画像はエツジ抽出＋１０９、ラインリンケージ（
線結合）　＋１０７、角または頂点の認！＋１０５、ヒ
ストグラムｌ　Ｉ　Ｉ　Ｏ１統計学的性質１１０８及び
セグメンテーシ曽ンＩ　ＩＯ［ｉ等のボックスを通じて
因の上方に移動させられ、必要に応じてこれらのボック
スにより処理される。これらのボックスはすべてスキッ
プ可能であり、画像を直接テンプレートマツチング１１
０２のボックスに与えて、識別＋１０１のボックスによ
り画像を識別させるようにすることもできる。 このような識別を行う方法は種々あるが、画像毎にそれ
らの方法を全部行う必要はなく、またそれ；ｙ　（１）
　方法はすべて個別のアルゴリズムまたは方法として周
知である。 エンハンスメントボックス＋１１１は基本的には画像を
きれいにし、異質な信号を取り除き、線のような画像の
細部を強調するプロセスである。ボックス１１０９のエ
ツジ抽出は画像の中のエツジの原因や宵無を判定するプ
ロセスである。ボックス１１０７では、画像から抽出さ
れたすべての線が結合され、より長い線が形成される。 このボックスでは、その後データ中の不一致により生じ
た異質な末梢的線が除去される。角／頂点のボックス１
１０５は画像の角部や頂点がある場合にその位置を決定
するアルゴリズムである。いったんこれらの幾何学的形
状の特徴が見出されたならば、次にボックス１１０４の
グルービング及びラベリングというプロセスを用いて円
、矩形というような物体の大まかな分類を行うことがで
きる。 この段階では、ボックス＋１１１では一般に画像全体が
処理されるのに対して、画像の比較的小さな領域に的を
絞ってオペレージロンが行われる。イメージエンハンス
メント１１１１を経た後の上記と異なるもう１つの進行
経路は、ビクセルの輝度についてヒストグラム（ボック
ス１１１０）のような統計学的分析を行うものである。 ヒストグラムの１つの目的は、論理値「１」の数或いは
特定の軸線または投影線中のｒｌＪの数を検出し、何ら
かの物体の存在または物体の配位について定量化するた
めの有用な統計学的情報を得ることにある。以下、これ
について説明する。 ボックス１１０８　（統計学的性質）では上記のヒスト
グラムより適切な統計学的性質が抽出される。 その上方のセグメンテーシタンのボックス１１０８は統
計学的情報を用いて様々の物体をセグメント化する。例
えば、いくつかに切り離された物体は極めて容易にセグ
メント化することができる。次に、グルーピング及びラ
ベリングのボックス１１０４に進むと、画像を構成する
異なる物体の像に各々特定のラベルが付され、識別が行
われる。この処理で典型的なアルゴリズムは結合子コン
ポーネントのアルゴリズムである。ここでもある種の幾
何学的特徴、特に物体の周囲を分析することができる。 また、他の形状記述子、オイラー数、及び表面の特徴に
関する記述が得られ、その後のマツチングオペレージロ
ンで用いられる。ボックス１１０２のマツチングオペレ
ージロンのレベルでは、テンプレートまたはライブラリ
として記憶された類似の情報がアクセスされ、下位レベ
ルより抽出されたデータと対比される。これは幾何学的
特徴、表面の記述でも、光学的フローの情報でもよい。 この対比によりいったん一部の結果になると、それらの
一致情報に統計学的に重みが付けられて、ボックス１１
０１に示すように、ある物体が識別されたという確度が
与えられる。このように物体の識別が行われると、立体
映像や立体映画のような用途分野において、この世の三
次元表示が可能となり、表示されたものが何の物体で、
表示された世界のどこに置かれているかをはっきり示す
ことができるようになる。次に、このような表示画面は
第１１図の右側に図示されているようなグラフィックス
（図形）のパイプライン処理を用いて再処理することが
できる。 まず最初のボックス１１１４の幾何学モデルでは、その
画面の表現情報が識別（同定）される。その情報は、基
本的には位置を示す３つの座標及び形状、密度及び反射
特性等のような物体の幾何学的記述である。ここで、物
体の種類によっては画面の処理にいくつかの異なるルー
トが用いられる。 例えば、簡単なキャラクタの場合は２次元変換の手法が
用いられる。より複雑なものについては３次元の世界が
創出されることになる。例えば、ジェスチャ入力デバイ
スとして用いられるコンピュータの前での手振りはこの
方法を用い、ボックス１１１６の３次元変換の機能が実
行されることになる。 この機能は、３次元変換ボックスＩＩＩＧにより３次元
座標を平行移動、スケーリング（拡大縮小）あるいは回
転させることにより入力を新しい座標系に変換するもの
である。物体は、他の物体によって閉塞される場合もあ
る。例えば、再度手を例に取ると、指の一部が他の指に
よって閉塞されてしまう場合があるが、このシステムの
オペレーションではビジビリティのボックス１１１７を
用いて見えないはずの部分は無視するようになっている
。その下方の陰影付立体のボックス１１１８では、グレ
ースケールまたはピクセル情報を発生してスムーズな陰
影を存する立体画像得るためのプロセスが実行される。 これにより得られる画像は、クリッピング処理（ボック
ス１１２０）に到るまでに他のルートを介して処理した
場合に比べてよりリアルで本物そっくりに映る。ボック
ス１１２０のクリッピングでは、本来、生成中の画面の
視野外に来る事物をクリップして除去する処理が行われ
る。 コンピュータの出力画面あるいはレーザプリンタ等に文
字フォントを生じさせるような特殊な場合には、ボック
ス１１１９のフォントコンパイルのオペレージ縛ンを用
いることにより多数のサイズと形状の兄事なフォントを
作り出すことができる。 グラフィックスプログラムにおける最終プロセスはボッ
クスｌ！２１により実際に描画することであるが、これ
は単に点を描いたり、これらの点を結んだ線を描くとい
うような簡単なオペレーションになることもある。この
描画は最初のイメージエンハンスメント１１１１と同じ
レベルにあるが、この段階ではオリジナルイメージから
導出されたモデルに基づきそのオリジナルイメージが合
成表現あるいは合成画像として再現される。 いったんキャラクタが認識されたかあるいは運動が認識
されたならば、出力を２進コードその他により得ること
ができ、その出力を用いて出力制御のボックス＋　１２
２により同じ画像の以後の処理をこの画像処理システム
と共に使用するパラレルプｏセッサトマスタープロセッ
サのオペレーション及び組合せによって制御することが
できる。 一般には、第１１図の破線１１００の下側のボックスの
オペレージ望ンはＳＩＭＤモードで実行する方が効率的
であり、旭大な量の処理を必要とする。これらはｆ　列
処理オペレージ日ンにより実行される。 １ｉ［１１１００（７）上側のオペレージ冒ンは比較的
処理能力が小さくてもよく、またバンド幅により制約さ
れる度合も小さい。従って、これらのオペレーシーンは
単一のプロセッサで実行される。また、こレラのオペレ
ージｌンに関しては、この図表で階層が上がるにつれて
ＭＩＮＤオペレーン３ンによる方が望ましそうであると
いうことも注目される。このようにＳＩＭＤオペレージ
ジンとＭＩＮＤオペレージジンの守備範囲は重なり合い
、両方のオペレーンヨンモードが必要なこともしばしば
ある。 このマルチプロセッサシステムでは２種類のプロセッサ
が必要であるが、その主な理由は異なるレベルの処理が
必要なためである。マスタープロセッサが実行するよう
なノ＼イレベルの処理は、高精度を確保するため浮動小
数１点演算手法を用いることが望ましい。高精度浮動小
数点プロセッサはより大きな実記憶空間を必要とし、非
浮動小数点型プロセッサから動作させようとすると演算
が遅くなる。従って、全部同じ覆類のプロセッサ（浮動
小数点型）を用いると、所与のチップ上に形成し得るプ
ロセッサの数は少なくなり、その結果バンド幅の問題が
大きくなり且つシステムの動作が遅くなるということに
なる。他方、ローレベル処理用のプロセッサは浮動小数
点演算が不要で、高速化、小型化が可能なため、所与の
チップ上により多くのプロセッサを形成することができ
る。このような情況にあって、この発明のクロスバスイ
ッチを利用したバス構成によれば、必要に応じて数揮類
のプロセッサを用いることが可能となり、これらのプロ
セッサを必要に応じてシステムに切り換え接続して各オ
ペレーシッンの様々な部分を実行させることができる。 マスタープロセッサは主として情報リストやデイスプレ
ィリストのようなリストによって動作するよう設計され
ており、これにたいしてパラレルプロセッサはアレイに
よって動作するよう企図されている。ローレベルの画像
処理では情報の大半は２次元アレイで記述し得るが、こ
れよりノ＼イレベルになると、情報は多次元座標のリス
トとして記述される。これらの２Ｎ類のデータ表現の取
扱いには異なる処理構成が要求されるが、このこともこ
のシステムで互いに構成の異なるマスタープロセッサ及
びパラレルプロセッサを採用したもう１つの理由である
。 この実施例のマスタープロセッサはどちらかというと主
に汎用計算用と考えられているＲＩＳＣ（限定命令セッ
ト計算機）型のプロセッサに類似の特徴を有するが、パ
ラレルプロセッサは演算用の特殊プロセッサとして用い
られれ傾向にあるディジタルシグナルプロセッサ（ＤＳ
Ｐ）により類似している。従って、このマルチプロセッ
サシステムは画像処理システムに必要なタイプの情報処
理用として最適化することができる一方、なおかつデー
タに対し上記の両方のプロセッサを用いることにより高
度の処理能力と全体的なフレキシビリティを確保するこ
とができる。 共同譲渡になる米国特許第４，５７７．２８２号及び第
４．７１３，７４８号並びにやはり共同譲渡になる米国
特許出願一連番号第０２５，４１７号（１９８７年３月
１３日出願）には、テキサスインスツルメントＴＭＳ　
３２０型ＤＳＰプロセツサが開示されている。その詳細
な背景については、テキサスインスツルメント社発行の
刊行物「第２世代のＴＭＳ　３２θユーザーズガイド」
及び「第３世代のＴＭＳ　３２０ユーザーズガイド」に
開示がなされている。上記の特許、特許出願並びに刊行
物は本願中に引用がなされている。 ２Ｌ至」」１基 第１７図は前出の第１図及び第２図により説明したよう
な画像処理システムにおけるメモリのレイアウトの一例
を示している。図示の特定のメモリサイズは特定のプロ
ジェクトのために採用されたもので、この発明において
はメモリ及びメモリ及びメモリ容量についてどのような
構成でも用いることができるということはもちろんであ
る。メモリ１０のパラメータ部はメモリサイズに組み込
むこともできるし、その方が望ましい場合はスタンドア
ロン型メモリとしてもよい。一定条件下では、個のパラ
メータメモリはプロセッサの通信要件次第で必ずしも設
けなくともよい。 クロスバスイッチ 第１８図は、クロスバスイッチマトリクス２０の優先化
回路群の図で、クロスバスイッチマトリクス２０の各縦
リンク（縦列系統）は各特定叉点内の優先化回路にラウ
ントロピン方式（巡回優先順位指定方式）により接続さ
れている。各縦列系統中、横リンク（横行系統）の転送
プロセッサに割り当てられた最下行に属する叉点は優先
化回路群の配線には含まれていない。これは、同−縦列
系統中の最下行以外のどの横行系統も選択されていない
時に転送プロセッサがその縦列系統に対応するメモリに
アクセスすることができるようにするためである。この
優先化回路群の動作及び最下行の叉点の動作については
、以下に第１３図及び２０図を参照しつつ詳細に説明す
る。 第１８図は、また、パラレルプロセッサの命令入力ボー
トＩに対応する縦列系統の特殊な情況をも示している。 このパラレルプロセッサ＋０３の命令入カポ−）１に対
応する縦列系統は叉点４−７を介して接続されるが、こ
の叉点はインバータ１８０１ｔ−介してＳＩＭＤリード
上の信号によってイネーブル化されている。これと同じ
信号が同じ縦列系統の横行に対応する叉点４−１乃至４
−６にもそれぞれ供給されてこれらの叉点をイナクティ
ブ化している。 以下、このＳｌにＤＩＪ−ト上の信号及び上記縦列系統
をメモリに接続する仕方について説明する。 第１９図には一例として叉点１−５の構成が詳細に示さ
れている。この図において、側辺から制御線が入る三辺
形は制御スイッチで、通常ＦＥＴデバイスからなる。 ここで叉点ロジックの機能性について説明する。 この又点ロジックは４つの機能ブロックを含んでおり、
これらについて各個に説明する。まず第１の機能ブロッ
クはアドレス認識ブロック１９０１で、バス１９３２を
会してプロセッサにより供給されるアドレスの５ビツト
をバス１９３θ上にあるメモリモジュール１０−１５　
　（第４図に示すように縦列１を介して叉点１−５に接
続されている）の一意の５ピー／　ト値と比較する。上
記バス　ｌ９３０上の値はアドレス空間内のメモリの記
憶場所を示す。上記の比較は各ビットを個別に比較する
２人力排他ＮＯＲゲート１８２０〜工９２４により行わ
れる。これら５つのゲートの出力はθ入力？１ＡＮＤゲ
ート１９１０の５つの入力に供給される。このゲート１
９１０の６番目の入力は、メモリ要求が実際に実行され
ており、プロセッサによるアドレス出力を実際に比較す
べきであるということを示すグローバルアクセス信号１
９３３に接続されている。この信号１９３３が論理値「
１」で、ゲー　ト１９２０〜１９２４の出力もすべて「
１」である時のみゲー）　１Ｂ１０の出力はｒＯＪとな
る。この出力が「０」ということはメモリ１０−１５に
対して有効な要求がなされているということを示す。 ここで少し本題から逸れるが、上記のアドレス認識ロジ
ックに対して可能な変更、改変としては、例えばゲー）
　＋９１０に、叉点ロジック用のイネーブル信号として
用いることのできる７番目の入力（イネーブルＳＩＭＤ
）を付加することである。このイネーブル信号が論理値
ｒＯＪであるとアドレス認識ロジックがディスエーブル
化され、その結果叉点全体がディスエーブル化される。 この論理信号は水平バス１０Ｂに接続された縦列バス４
．９及び１４上の叉点で用いられ、ＳＩＭＤモードでこ
れらの叉点をイネーブル化する一方、ＭＩＮＤモードで
はディスエーブル化する。 第２の機能ブロックはトークンラッチ１９０４である。 この機能ブロックは、ラウントロピン優先化の開始点示
すのに用いられる信号Ｂ１を出力する。 この信号Ｂｌは、叉点ｌ−５の下方の次の叉点ロジック
（叉点１−４）の入力信号Ｂに接続される。　（叉点１
１の信号Ｂ１は、ぐるっと回って叉点１−１１ｉの信号
Ｂに接続され、第１８図に示すような巡回式優先化構造
を形作っている。）縦列バス１に対応する叉点ロジック
内の唯一の信号Ｂｌだけが論理値「０」を出力し、他は
すべて論理値「１」を出力する。 この関係は、システム初期化時に１つの叉点のトークン
ラッチ１８０４に「０」をロードし、それ以外のトーク
ンラッチには「１」をロードすることによってのみ達成
される。そのためには、１つの叉点のプリセット値信号
を論理値「０」に接続すると共にその他の叉点について
はプリセット値信号を「１」に接続し、かつクロック５
をアクティブ化する。これによって、　トランジスタ＋
９５［ｉヲ介り。 てプリセット値がインバータ１９４６及びインバータ１
３４５よりなるラッチにロードされる。このプリセット
値は、次いで、　トランジスタｌ９５５を介してクロッ
ク２によりクロック同期され、インバータ１９４７及び
インバータ１９４８よりなるラッチにロードされる。イ
ンバータ１９４７の出力は信号Ｂ１である。 この信号は２人力　ＮＡＮＤゲー）　１９１３の一方の
入力に供給され、このゲートの他方の入力にはゲート１
９１０の出力が供給されている。上記ゲー）　１９１３
の出力は２人力ＮＡＮＤゲー）　＋９１４の一方の入力
に供給され、このゲートの他方の入力にはゲート１９１
１の出力が供給されている。ゲート１９１４の出力はト
ランジスタ１９５２を介してクロック４によりクロック
同期され、前述のゲート１９４５及び１９４［ｉよりな
るラッチにロードされる。また、クロック２及びクロッ
ク４は決して同時にアクティブ化されることはなく、ク
ロック５がアクティブ状態の時クロック４がアクティブ
化されることもないように構成がなされている。 トークンラッチのロジックはメモリ１０−１５に付随す
るもののなかでどの叉点ロジックが最後にこのメモリに
アクセスしたかを記録する。この記録は、その叉点ラッ
チが論理値「０」のＢ１信号を出力することにより表示
される。このトークンラッチのロジックは、次に説明す
る優先化ブロックと連携して動作して、メモリに最後に
アクセスした叉点に対し、その後そのメモリに対して同
時アクセスが試みられた場合に最下位のアクセス優先権
を付与する。　トークンラッチの内容が変更される仕方
については、次の優先化ブロックの説明の後に説明する
。 優先化ブロック１９０２は２つの２人力ＮＡＮＤゲート
１９１１及びｌ５１２を有する。ゲート１９１２の２つ
の入力はゲート１Ｂ１０及び１９１１の出力より供給さ
れる。ゲ−）　＋９１２の出力は下方の叉点（＋−４）
の信号へに接続される信号Ａ１である。ゲート１９１１
の１つの出力は２番目に高い縦列叉点（叉点１−８）に
対応する論理回路中のトークンラッチからの信号Ｂ１に
接続される前述の信号Ｂである。もう１つの出力は２番
目に高い縦列叉点（叉点ロジック　Ｉ−Ｇ）の優先化ブ
ロックからの信号ＡＩに接続される信号Ａである。　（
これについても前述）。 優先化ロジックは、メモリを最後にアクセスした叉点ロ
ジックの下方のロジックを始点とする循環リップル状の
経路を形成する。メモリを最後にアクセスした叉点ロジ
ックはＢ１信号がｒＯＪになることによって指示される
。Ｂ１信号がｒＯＪになると、ひとつ下方の縦列叉点の
ゲート１９１１の出力が論理値「１」になる。この出力
は信号Ａ１を得るためにゲート１９１２によってゲート
＋９１０の出力とゲートされる。ゲート１９１０の出力
が「１」で、アドレス認瑚ロジックによるアドレス一致
が検出されなかったことが指示されると、信号Ａ１は「
Ｏ」になる。この信号はひとつ下位の縦列叉点に伝送さ
れ、ゲート１９＋１の出力を論理値「１」にすると共に
上記循環リップル状経路のゲートの出力を次々に「１」
にする。しかしながら、ゲート１９１０の出力が「０」
であると、信号Ａ１は次の叉点に論理値「１」として出
力される。すると、後続のＢ入力がすべて「１」になっ
ていることと合わさって（リップル状経路の始点だけが
「０」のＢ信号を出力し得るから）、リップル状経路の
周りの他のすべてのゲー）　１９１１は論理値「０」を
出力る。このように、叉点はそのゲート１９１１の出力
が「１」で、ゲート１９１Ｇの出力がｒＯＪの時に限っ
てメモリにアクセスすることができる。この条件が満た
されるのは、アドレス認識ブロックによりアドレス一致
が検出され、その叉点が循環リップル状経路の始点から
最初にメモリアクセスを要求した叉点の場合のみである
。 次に、　トークンラッチの内容の管理について説明する
。ゲート１９１３及び１９１４は、最後にメモリアクセ
スした叉点は必ずトークンラッチｒＯＪを保持するよう
にするために設計されている。ここで、次のような事例
を検討して見る。 ■　トークンラッチ１９０４のトークンが「０」で、ど
のバスもメモリアクセスを必要としていない。 この「０」は循環キャリー経路を完全にリップル状に一
巡して出発点の叉点の信号Ａに「０」として戻り、ゲー
ト＋９１１の出力を「１」にする。 トークンラッチに既に保持されている「０」　（信号Ｂ
ｌ）がゲー）　＋９１３の出力を「１」にする。 これら２つの信号はゲー）　１９１４の出力を「０」に
し、この「０」がクロック４によってラッチ１９４５／
　１９４１１ｉにロードされ、こうしてトークンラッチ
に「０」を保持することによりリップルの伝播が持続さ
れる。 ■　トークンラッチ１９０４のトークンが「０」で、他
の叉点の１つがメモリへのアクセスを要求している。こ
の場合、信号人が「１」として戻され、これが入力Ｂが
「１」であることと合わさって、ゲー）　１９１１の出
力を「０」にし、ゲート１９１４の出力を「１」にする
。これはクロック４よってトークンラッチ１９０４に「
１」としてロードされる。このトークンラッチは他の叉
点の１つが丁度メモリアクセスを果たしたために、　「
１」になる。 ■　トークンラッチ１９０４のトークンが「１」で、よ
り高い優先権を指定されたある叉点がメモリアクセスを
要求している。この場合、信号Ａ及びＢはいずれも「１
」として受信され、上記の例同様、　トークンにはやは
り「１」がロードされる。 ■　トークンラッチ１９０４のトークンが「１」で、そ
の叉点がメモリアクセスを要求しており、それより優先
順位の高い叉点は全くメモリアクセスを要求していない
。この場合は、ＡまたはＢはｒＯＪとして受信され、ゲ
ート１９１１の出力は「０」になる。ゲート１９１０の
出方は、アドレス認識ロジックがアドレス一致を検出し
ているので「０」となる。するとゲー）　＋９１３の出
方が「１」になる。ゲート＋９１４の両入方は「１」で
あるから、　「Ｏｊが出方され、これがクロック４によ
ってトークンラッチ１９０４にロードされる。 その結果、　トークンラッチはメモリアクセスをグラン
ド（許可）された（グランテド）ばかりであるから内容
が「０」になる。 ロジックの４番目のブロックはグランドラッチである。 ゲー）　１９１０の出力はインノく一タ１９４０を介し
て２人力ＮＡｌＩＤゲー）　＋９１５の一方の入力に供
給される。ゲー）　１９１５の他方の入力はゲー）　１
９１１に接続されている。ゲー）　＋９１１の出力が論
理値「１」でゲー）　１９１０の出力が「０」であると
いう条件はゲー）　１９１５の出力「０」にする。　（
それ以外の条件ではゲート１９１５の出力は「１」）。 この条件は叉点が首尾よくメモリアクセスを許可された
時に満たされ、且つそのメモリに対応する叉点の１つに
ついてのみ起こり得る。ゲート１９１５の出力はクロッ
ク１によりトランジスタ１９５１を介してラッチ＋９４
１／　１９４２にロードされる。　（実際には、　クロ
ック１とクロック４は、　トークンラッチとグランドラ
ッチが同時に更新されるよう同時に作用する）。 ゲート１９４２の出力はクロック２によりトランジスタ
＋９５２を介してラッチ＋９４３／＋９４４にロードさ
れる。 ゲー）　１９４４の出力は叉点スイッチ１９０５への接
続信号を発生するゲー）　　＋９４９を通して叉点スイ
ッチ＋９０５はこの信号によってプロセッサバス１９３
２をメモリバス１９３１に接続する。これらの叉点スイ
ッチは最も簡単なものでは個別のｎ型トランジスタで形
成することができる。 ゲー）　１９４２の出力は、信号１８３４をトランジス
タ１９５７のソースを接続するトランジスタ１３５８の
ゲートにも供給され、　トランジスタ１９５７のドレン
は接地されておりゲートはクロック２に接続されている
。　トランジスタ１９５７及び１９５８は、その叉点が
首尾よくメモリアクセスを許可された時、信号１９３４
を接地に落とす。この状態はプロセッサにメモリアクセ
スを続行することができるということを指示する。　し
かしながら、信号１９３４はメモリアクセスが試みられ
ている時はローにならず、他の叉点がメモリアクセスを
得、プロセッサはホールトし、メモリアクセスを再請求
しなければならない。ここで説明したラウントロピン優
先化（優先順位指定）のやり方はによれば、僅かな限定
された回数のアクセスリトライを実行するだけで確実に
メモリアクセスが許可されるようになっている。 第２０図はクロスバ信号のタイミングを示す。この図で
は、ＰＰ２とＰＰ３はどちらも各サイクル毎に同じＲＡ
Ｍをアクセスしようとするが、ラウントロピン優先順位
指定方式のためこのアクセスは交互に行われる。ＰＰ２
はアドレスＳ、　　Ｔ及びＵを計算して出力し、　　Ｐ
Ｐ３はアドレスＶ及びＷを計算して出力する。　ｒ５Ｍ
ｓアドレス」信号から、グランテド信号をどのように用
いて最後のアドレス（リトライの場合）と計算中の新し
いアドレスを多重化するかは明らかであろう。パラレル
プロセッサは、グランテド信号がスレーブフェーズの終
わりまでにアクティブ化されないと、コンテンションが
起こったと見なし、フェッチ、アドレス及び実行の各パ
イプライン段階のマスター更新段階はキル（抹消）され
る。 スイッチマトリクスの 前にも述べたように、このンステムでは、メモリコンテ
ンシジンは各叉点に各個に設けられた論理回路群を存す
るトークンパッシング回路により処理される。この発明
の一実施例では、この論理回路群は各叉点に直接付属さ
せて配設されている。 このように、叉点は各々のポートと共にシリコン基板上
に空間的に分散配置されているから、フンテンシコン制
御ロジックも同様に空間的に分散配置されている。これ
によれば、スペース節約が可能な上、実際の回路のロジ
ックもクロスバスイッチの容量と共に大きくすることが
できる。このようにして、余分のシリコンチップスペー
スを費消することがないよう、ロジックをシリコン基板
の複数層の中の１層中に配設することができる。これに
はスペース節約の他、　トークンパッシング回路に対す
る配線量を最小限に抑え得るという長所もある。 回」Ｌ式−見ｐ１ 第２１図に示すように、プロセッサ１００〜１０３には
各々に対応させてレジスタ２１００〜２１０３が設けら
れており、これによって同期動作が要求されているかど
うかが指示される。また、以下に述べるように、各プロ
セッサと同期された他のプロセッサのアドレス（アイデ
ンティティ）を保持するためのレジスタもそれぞれ設け
られている。命令ストリームには、これらのプロセッサ
と同期して実行しなければならない一連の命令の始めと
終わりを示す命令が含まれる。同期された命令ストリー
ムを開始させるコードがあるプロセッサに伝達されると
、そのプロセッサ及びこれと同期された一部のすべての
プロセッサは、同期されたコード命令の終わりが検出さ
れるまでは、互いにロックされたステップ関係（同期関
係）でしか命令を実行することはできない。 この手法によると、プロセッサ間でメツセージを転送す
る必要が全くなく、それらのプロセッサは実行中の命令
ストリーム次第で１サイクルの間または何サイクルかの
間インステップ（同期）状嘘を保つ。各プロセッサ間に
同期関係を確立するのに命令ストリーム以外の外部制御
は全く不要であ　る。 次ｉ：、！２２図に移って、パラレルプロセッサ１００
〜　】０３には、　４ビツトの同期レジスタ２２ｏ７が
内蔵されており、その４ビツトにはプロセッサ１０３゜
１０２、＋０１及び１００に対応させて３．２．１．０
のラベルが付しである。各レジスタの各ビットがそれぞ
れ１つのプロセッサに対応している。ある特定のプロセ
ッサを同期させるその他のプロセッサはそれらのプロセ
ッサに対応するビット位置に「１」を記入して指示しで
ある。また、互いに同期関係になるはずの他方のプロセ
ッサにあっては、各々の同期レジスタの適宜のビットが
同じくセットされている。 同期して実行することが望ましいコードは、ＬｃＫ（ロ
ック）及び■ＬＣＫ　（アンロツタ）命令でバウンドす
ることにより指示されている。ＬＣＫの下側に記されて
いるｔｌＬｃＫまでの命令は他のパラレルプロセッサと
のロックされたステップ関係の下にフェッチされる。　
（従って、同期された各パラレルプロセッサではＬＣＫ
とυＬＣＫ命令の間には同数の命令がなければならない
。） ここで望ましいのは命令の同期フェッチングよりむしろ
データ転送を通常よりも多く同期化することである。し
かしながら、ＬＣＫ命令及びＩＩＬＣＫ命令の直前まで
の命令（直前の命令を含む）と並列にコード化された転
送が同期しておこなわれるというのはパラレルプロセッ
サのパイプラインの故である。このような転送は、必ず
しも正確に同一マシンサイクル内で行われなくともよい
が（メモリアクセス管フンフリクトのため）、次の命令
でコード化された転送は、前の命令の同期された転送が
すべて行われるまでは開始されない。そうでないと、ロ
ードや記憶の順序がメモリアクセスフンフリクトによっ
て混乱してしまう。 同期したフードが実行されているという情報は、各状態
レジスタ（ステータスレジスタ）の５（ｓｙｎｃｈｒｏ
ｎｌｚｅｄ；同期された）ビットにより記録される。　
（このビットは、ＬＣＫまたはＵＬＣＫ命令のアドレス
パイプライン段階のマスターフェーズまで実際にセット
あるいはリセットされることはないが、ＬＣＫまたはＵ
ＬＣＫ命令の実行はスレーブフェーズにおける次の命令
のフェッチに影響を及ぼす。このビットはリセットによ
りクリアされ、また状態レジスタがブツシュされている
と割込みによってクリアされる。 やはり第２２図において、各同期レジスタ２２０７の４
つのビットは色々なプロセッサの間の所望の同期の仕方
によりソフトウェアによってセットされる。そのため、
プロセッサ１００をプロセッサ１０３と同期させるもの
とすると、図示のようなビットが各レジスタ２２０７に
ロードされる。例えば、　１．０．０．１という内容は
プロセッサ３をプロセッサＯに同期させるということを
示す。また、図示例においては、プロセッサ１０１　と
１０２を互いに同期させるため、各々の同期制御レジス
タにはピッ）０．　　Ｌ　　１、Ｏがロードされている
。 次に、プロセッサ１００について見ると、同期レジスタ
２２０７のいずれかのビットに「０」があると、それら
のビットが入力されている各ＮＡＮＤゲートの出力に論
理値「１」が現れる。図示の例では、ＨＡＮＤゲー）　
２２０３及び２２０４の出力がそれぞれ論理値「１」に
なる。これらの「１」はＮＡＮＤゲー１−２２０Ｇの入
力に供給される。ＷＡＮＤゲート２２０Ｇはその入力が
すべて「１」になるまでは、プロセッサ１００に如何な
る命令も実行させない。図示の場合は、レジスタ２２０
７の１及び２のビット位置に「０」があるため、　ゲー
ト２２０３及び２２０４はバス４０のリード１及び２上
の信号を無視する。従って、この場合、コードの実行は
、バス４０のリードＯ及び３上の情報に応動してゲート
２２０６により制御されることになる。ロック命令が発
生するとＳビットがセットされ、ゲー）　２２０１の一
方の入力が論理値「１」になる。ここでは、−寸の間プ
ロセッサにおける実際の実行タイミングを制御する信号
である　ＯＫ　Ｔ。 ５ＹＮＣ信号の存在を無視することにする。ゲート２２
０１の出力は各プロセッサの同期レジスタ毎にツレぞれ
異なるリードに接続されている。例えば、プロセッサ１
００のゲー）　２２０１の出力はり−ドＯに接続されて
いるが、プロセッサ＋０１のゲー）　２２０１の出力は
リード１に接続されている。ここで重要なのは、プロセ
ッサ１００のゲート２２０１の出力はその同期レジスタ
及び他のすべてのプロセッサの同期レジスタにおけるゲ
ート２２０５のＯ入力（バス４０のリード０に接続され
ている）に接続されているということである。この点は
、プロセッサ１０１及び１０２の場合、ゲー）　２２０
５の一方の入力が各々の同期レジスタの論理値「０」に
接続されているので、何ら影響がない。しかしながら、
ゲート２２ｏ５の一方の入力がレジスタの論理値「１」
に接続されたプロセッサ１０３においては、バス４０の
リード０上の出力、従って実際にはプロセッサ１００の
ケート２２０１の出力によって制御されることになる。 このようにして、プロセッサ１０３はプロセッサ＋００
内で生じる動作により制御されるが、ここでプロセッサ
＋０３をプロセッサ１００に同期させようとしたのであ
れば、これはまさしく所期の結果である。 図示の回路群を見れば、プロセッサ１０３のゲート２２
０１の出力はバス４０のリード３に接続されており、こ
のリード３はプロセッサ１０Ｇのゲート２２ｏ２の入力
に接続され、ゲート２２０２は同期レジスタ２２ｏ７か
ら他方の入力に供給される「１」によっても制御される
ので、逆にプロセッサ＋０３からプロセッサ＋００へも
上記と同じ動作が行われるということば明らかであろう
。 ゲート２２０１に入力される　ＯＫ　Ｔｏ　５ＹＩＩＣ
信号については、この信号が論理値「１」になると、コ
ードの実行が許可され、同期レジスタのビット０の位置
に「１」が入っている他のプロセッサがすべてその信号
と同期して動作する。このようにして、ＯＫ　Ｔｏ　５
ＹＨＣ信号がローになってキャッシュメモリあるいはコ
ードの実行に関連して何らかの問題があることが指示さ
れると、この信号と同期したすべてのプロセッサはその
問題がクリアされるまで待機状態となる。以上の如く、
プロセッサ間には各レジスタに定期的に記憶されるコー
ドにより制御されるところに従い完全な同期関係が確立
される。この場合、全部のプロセッサまたはそのいずれ
かの組合せについて互いに同期させることもできれば、
プロセッサ間で何種類でも異なる同期関係が用いられる
ようにしてもよい。 同期されるのは命令フェッチであるから、同期化された
コードに割り込みを掛けることも可能である。このよう
な割込みはすぐにパラレルプロセッサの同期信号をイナ
クティブにする。キャッンユミス及びコンテンションは
ほぼ類似の結果をもたらし、ハードウェアをインステッ
プ状態に保持する。ただし、コンテンン日ンの場合は、
コンテンションが生じた命令に続く２つの命令がパイプ
ライン中にフェッチされてからパイプラインが休止する
。 アイドル命令を同期されたフードに入れて、あるパラレ
ルプロセッサが割込みされた後その割込みルーティンか
ら復帰するまで、同期されたすべてのパラレルプロセッ
サのオペレーシーンを休止させることも可能である。 同期されたコードに割込みを掛けることができるように
する必要があるため、いずれか１つのプロセッサのプロ
グラムカウンタＰｃを行先として指定した命令は、すべ
て状態レジスタのＳビットの作用を直ちにディスエーブ
ル化（無効化）するが（ｔｌＬｃＫＴ命令と同じタイミ
ングで）、Ｓビットはセット状態を保持する。いったん
２つの遅延スロット命令が完了すると、Ｓビットの作用
が再びイネーブル化（有効化）される。このメキャニズ
ムによれば同期された遅延スロット命令に割込みが掛け
られな（でも何ら問題はない。そのために、同期ロジッ
クはブランチ（分岐）、コール（呼出し）及びリターン
（復帰）を単一の命令として取り扱う（２つの遅延スロ
ット命令が続くＰＣロードとして実行される）。同期信
号は２つの遅延スロット６令の間イナクティブ化され、
これらの命令は同期信号を見ることなくフェッチされる
。ＬＣＫ命令が遅延スロットに入れられた場合、その効
果は遅延スロワ）６令が実行された後に発揮される。 同期されたループは、そのブランチは実行段階ではなく
フェッチパイプライン段階で働くので、通常のフード同
様の挙動を示す。 このシステムにおける同期の作用の仕方の一例が第２３
図に示されている。この場合、パラレルプロセッサ２と
パラレルプロセッサ１は、ＡＯとＡ１が各パラレルプロ
セッサに同じアドレスを有していると仮定すると、各々
のデータＤｏレジスタ（第３３図参照）の内容を交換す
る。ここでは、また、Ａｏと人１はフンテンシランを避
けるために互いに異なるＲＡＭを指示するものと仮定す
る。　（同じＲＡＭを指示しても有効に作動するが、余
分のサイクルが必要である。） この例では、パラレルプロセッサ１は、パラレルプロセ
ッサ２がそのＬＣＫ命令に達してから１サイクル後にＬ
ＣＫ命令に達する。このように、パラレルプロセッサ２
は１サイクル待機する。そして、これらのパラレルプロ
セッサは同時に記憶を行うが、パラレルプロセッサ２は
、ロード命令をフェッチする時キャッシュミスを起こす
。両パラレルプロセッサはこのキャッシュミスが転送プ
ロセッサによって処理されるまで待機する。その後、こ
れらのプロセッサは同時に且つ同じようにＵＬＣＫをロ
ードする。次いでパラレルプロセッサ１が命令４をフェ
ッチする時にキャッシュミスを起こすが、これらのプロ
セッサは今度はアンロックされているので、パラレルプ
ロセッサ２は妨害されることなく動作し続ける。 ＳＩＭＤモードでの同期は、その方式自体がもともと同
期性を含んでおり、ＬＣＫ及びυＬＣＫ命令が目的を持
たず、従ってコード化されたとしても何ら作用しない。 状態レジスタ（ステータスレジスタ）のＳビットは、た
とえｒｌＪにセットされているとしても何の効果もない
。 命令（ＬＣＫ）はＭｌにＤの同期されたパラレルプロセ
ッサコードを開始するのに用いられる。この命令は、そ
のパラレルプロセッサを同期レジスタの「１」により指
示されたパラレルプロセラｆｂｉｆべて互いに同期する
まで待機させる。そして、次の命令がその他のｊ４１Ｈ
Ｄパラレルプロセッサト同ＸＩＴしてフェッチれる。ア
ドレス及び実行パイプライン段階の実行は、連続する各
命令が同期してフェッチされる毎に行われる。この命令
のアドレスパイプライン段階の開状態レジスタのＳビッ
トはセットされている。 命令（ｔｌＬｃＫ）はＫＨＩＤのパラレルプロセラサラ
互いにアンロツタ状態にする。すると、これらのパラレ
ルプロセッサは次の命令フェッチ時に独立の白金実行を
再開する。 スライス　アドレス スライス式アドレス指定は、　１つのメモリ空間より隣
接情報を取り出し、その情報を配分後に、多数のプロセ
ッサがコンテンシＵンを起こすことなく同時にアクセス
することができるようなやり方で多数の別個のメモリ空
間に配分する技法である。 例えば、第２４図には０−１２７と番号が付された１行
の隣接ビクセルを有する外部イメージメモリバッファが
示されており、この行にはｒａＪと言う記号が付されて
いる。この情報はスライスアドレス指定技法を用いてバ
ス２４ｏ１を介しメモリサブシステム１０に伝送され、
最初の１６のビクセル（０〜１５）はアドレス０〜工５
を割り当てられた第１のメモリ１０−０に入れられる。 その次の１６のビクセルはメモリ１０−１に入れられる
。この例では、上記のプロセスが８つのメモリについて
連続して行われ、最後のメモリ１ｏ−７にはビクセル１
１２〜＋２７が入れられる。スライスアドレスロジック
２４０１は転送プロセッサで実行されると共に、以下に
説明するように、パラレルプロセッサのクロスバアドレ
スユニットでも実行される。 上記の例の場合、従来技術のアドレス計算手段では１２
Ｂの連続アドレスが生成されるはずである。 これはデータが１つのメモリ内に入れられるということ
を意味する。この例では、データはメモリＩＯ−〇の連
続したアドレスに現れる。従って、複数のプロセッサに
よるこれらの情報への同時アクセスは、これらのプロセ
ッサがいっぺんに同じメモリをアクセスしようとするた
め、不可能である。 そのため、従来技術では、ビクセルＯ〜１５がメモリ０
の行Ａに入り、ビクセル１６〜３Ｉが行Ｂに入り、行Ｃ
にはビクセル３２〜４７が入るというような動作が１２
７の隣接ビクセルがすべてメモリ０の色々な行に入るま
で繰り返される。このように、従来技術にあっては、異
なるプロセッサが並列に動作して情報を処理するが、こ
れらのプロセッサがすべて色々なビクセルバイトを求め
てメモリＯを競合してアクセスするので、時間が無駄に
消費され、パラレルプロセッサの価値が減殺される。 第２５図はいろいろなビットのアドレスの場所を制御す
るのに用いられる従来技術の加算器を示し、この図には
、３つのシングルビット加算器２５０１゜２５０２、２
５０３が描かれている。これらの加算器はメモリのアド
レス範囲に等しい数のシングルビットを宵する全加算器
の一部である。これらの加算器は、アドレスの１ビツト
が各加算器２５０１〜２５ｏ３の各人入力に供給される
ように動作する。即ち、アドレスの最下位ビットは加算
器２５０１に入り、最高位ビットは最高位のシングルビ
ット加算器２５ｏ３に入る。 Ｂ入力には記憶のためにアドレスに指標付けされる量の
２進数字が入る。加算器２５０１〜２５ｏ３の組合せに
よって得られる結果アドレスはメモリアクセスのために
用いられる。各加算器は１つ高位の加算器のキャリー信
号入力にキャリー信号を出力する。各加算器のビット入
力には３つの入力Ａ１Ｂ及びキャリーインが取り込まれ
、これらの入力のいずれかに２つ又は３つの「１」があ
ると、そのセルからのキャリーアウトは「１」になる。 このキャリーアウトは加算器の１つ高位のキャリ−イン
入力に供給される。このプロセスが各個別の加算器ビッ
トについて繰り返され、メモリ空間をアクセスするのに
必要なサイズの結果アドレスが生成される。各キャリー
アウトが１つ高位のキャリーインに直接接続されている
ということは、結果アドレスは常に隣接アドレス空間の
一部になっているということを意味する。前出の例の場
合、値「１」のインデックスが加算器のＢ入力に供給さ
れるとすると、メモリへの結果アドレス出力はＡ入力に
供給された最初のアドレスより「１」だけ大きくなる。 次に、第２６図には上述の通常の加算器を改良したもの
が示されている。図示の改良した加算器によれば、各セ
ルのキャリーアウトは各セル（こ供給されるキャリーイ
ン信号と多重化され、これによって加算器の１つ高位の
キャリーイン入力に伝送される信号を前のセルのキャリ
ーアウトかまたはそのキャリーインのいずれかに選ぶこ
とができるようになっている。例えばセル２５０５　ｉ
こつｌ、％て見ると、そのキャリーアウト信号はマルチ
プレクサ２５０８に供給され、このマルチプレクサの他
方の入力にはセル２５０５へのキャリーイン信号が供給
されている。信号Ｂはマルチプレクサ２５０Ｂを制御し
て、る２５０５のキャリーアウト１またはキャリーイン
のどちらかを高位側の次のセルのキャリーイン入力に通
過させるようにするために用いられる。 前述の標準加算器セルのもう１つの改良として、このシ
ステムでは、マルチプレクサの信号Ｂを制御するのと同
じ制御信号を供給されるＡＤＤというラベルを付した制
御入力を設けている。この場合、論理値「１」が信号Ｂ
上に供給されると、セル２５０５のキャリーイン信号が
次の高位のるのキャリーイン信号に供給される。また、
信号Ｂ上に論理値「１」があると、入力Ａに供給された
最初のアドレスがそのままストレートに出力に通される
ようにセル２５０５の加算機能が抑止される。これは入
力Ｂ上の「１」の存在に対応するアドレスビットを保護
する効果がある。ここで、この改良された加算器の制御
信号に多くの「１」を供給することによって、最下位ビ
ットのセルからのキャリーアウトは、加算器の全長に及
ぶ沢山のセルに伝播した後、あるセルのキャリーインに
供給され、加算機能を実行させることができるというこ
とは明らかであろう。このセルは、ＡＤＤ制御信号上に
「０」がある高位側の次のセルである。この効果は、ア
ドレス範囲の多数のビットが変更されないようにして、
バイパスされたセル内に書き込まれているアドレスを保
護することにある。前述の例では、「１」をマルチプレ
クサ及び各セルのＡＤＤ制御信号上に供給することによ
り、メモリ０中のビクセル１５からメモリ１のビクセル
１６ヘアドレスインクリメントを行い、これによってメ
モリを１つの連続アドレス空間としてアドレス指定する
ことができる。マルチプレクサ制御信号は、一部のビッ
トをアドレス範囲からマスクアウトし、第２４図に示す
ようにメモリに分散されたデータをスライスとしてアク
セスさせるので、スライスドマスク信号とよばれる。 ここで、この回路群は隣接情報を記憶するためばかりで
なく、隣接情報を検索するためにも用いられるというこ
とに注意すべきである。また、部の情報は同じメモリに
供給され、記憶されるべきであり、スライスされてはな
らないが、このことはスライスマスクのＡＢＣリードに
全て「０」を供給することにより指示される。この条件
下にあっては、加算器２５０２〜２５０６は各々従来技
術の加算器２５０１〜２５０３と全く同様に動作する。 また、いくつかのメモリに渡ってスライスされるべき分
散形データはビクセル情報ばかりでなく、何覆類か型が
あるということも重要である。これはいくつかのプロセ
ッサがその時点でどのような処理が実行されているかに
関わらずその処理のために同時に同じ型の情報をアクセ
スするようなことが想像されるばあいには常に重要であ
る。 また、スライスアドレス指定方式のところで開示したよ
うにしてメモリの分散を行うと、特定のビクセルあるい
はその他のデータの記憶には使用されない行Ｂ及びＣが
その他の情報ように使用されるので、メモリの浪費は全
く生じないということも重要である。唯−起こり得ると
考えられる不利は、マルチプレクサ及び加算器の相互接
続配線の付加部分を組み込むのに余分のチップスペース
が必要ということである。この不利は、並列処理におけ
るメモリアクセスの速度が劇的に速くなり、しかも隣接
情報を多くのメモリに渡って分散させる場合及び外部制
御による制御下において単一メモリに情報を記憶させる
場合の両方の場合について充分なフレキシビリティを確
保し得ると言う成果に比べれば取るに足りないものであ
る。この手法を用いる場合、何らかの特定の情報との固
定された関係は全くないので、情報の用途に応じて、色
々な時点で多くのメモリに情報を分散させることがもで
きるし、あるいは同じ情報を異なる時点において同じメ
モリに記憶することもできる。 例えば、並列処理モードで使用するために一度スライス
された情報を後である期間−回だけ単一プロセッサ用に
用いることが決まったような場合は、その期間について
はスライスマスクに全て「０」を入れることによりその
情報を単一メモリに記憶して単一のプロセッサがその単
一メモリにアクセスすることができるようにする方が有
利であると考えられるし、これによってもスライス方式
に増してさらに貴重な時間節約を図ることができる。こ
れはシステムの設計並びにデータ記憶のためのオペレー
ションモードに対し高度のフレキシビリティを与えるも
のである。 次に、第２７図には、典型的な量のビクセルを多数のメ
モリ上に分散させるやり方の一例が示されている。図示
例の場合、各メモリの容量は２キロバイトであり、これ
らの各メモリのスタートアドレス（開始アドレス）及び
エンドアドレス（終了アドレス）が示されている。例え
ば、メモリ０のスタートアドレスはｏｏｏｏでありエン
ドアドレスは０７ＦＦである。メモリ１のスタートアド
レスは０８００であり、エンドアドレスは０ＦＦＦであ
り、以下同様にして、メモＵ　７ではスタートアドレス
が３８００であり、エンドアドレスが３ＦＦＦとなる。 図示のように、これら複数個のメモリの間に多量のビク
セルが１メモリ当たりＣ４ビクセルずつスライスされて
分散されている。ここでメモリ３内における６４個のビ
クセルのステップ動作について一寸考察してみる。これ
らのビクセルは図示のようにアドレス１９００〜１９３
Ｆの所に記憶されている。これに隣接する１単位の情報
は、情報全体がスライス方式によりメモリシステムに分
散されているため隣のアドレス１３４０の所には記憶さ
れていない。このことはその隣接の１単位の情報は、メ
モリ４のアドレス２１００にあると言うことを意味する
。従来技術による加算方法では、第２７図に示すように
、アドレス１９３Ｆに「１」の指標を加算してアドレス
１９４０を作る。前述のように、このアドレスにあるの
は必要な次の１単位の情報ではなく、その情報は次のメ
モリのアドレス２１００にある。第２７図の最下部に、
スライス式演算による加算の仕方が示してあり、その中
でアドレス値１３３が２進形式で示され、その下にスラ
イスマスク情報も同様に２進形式で示されている。前に
も述べたように、スライスマスク内に「１」があると、
ある加算器セルからのキャリーアウトはキャリーバスに
沿って高位側の次のセルより遠くまで伝達される。この
例では、スライスマスクに連続して５つの「１」がある
ので、５つの加算器セルはキャリー信号によってバイパ
スされる。このように、ここで説明した改良形の加算器
のＢ入力に供給された「１」の指標がその改良形のＡ入
力に供給されるアドレス１９３Ｆの値に加算されると、
下位側から６番目のビットからのキャリーアウトは７番
目乃至１１番目のビットをバイパスし、１２番目のビッ
トのキャリーイン入力に伝達される。これによって、下
位側から１２番目及びそれ以後のビットを含むアドレス
のビットをインクリメントさせることができ、その結果
、各メモリの容量は２キロバイトであるから、必要な次
のメモリのアドレスまでインクリメントすることができ
る。 ロ　　　メモリ ここで、ＭＩＨＤ／ＳＩＭＤオペレーシーンモードでど
のようにしてメモリの構成変更が行われるかを説明する
前に、前出の第４図によりプロセッサのメモリとクロス
バスイッチの相互接続について簡単に見直しておく方が
良いと思われる。前にも説明したように、ＭＩＨＤモー
ドでは、各プロセッサはそれぞれ別個のメモリから命令
を得る。そのため、第４図の実施例においては、プロセ
ッサ１００はその命令ポートに接続された縦列リンク（
命令縦列リンク）から叉点１９−７を介して命令メモリ
１０−１に接続されている。叉点１Ｂ−７は、転送プロ
セッサが命令メモリをアクセスしている時以外は通常閉
じられており、転送プロセッサが命令メモリをアクセス
中は叉点１９−７に信号が供給されてこれを制御すると
共にオフにする。 同様にして、プロセッサ１０１はその命令縦列リンク及
び叉点Ｉ４−７を介して命令メモリ１０−５に接続され
ている。また、プロセッサ１０２はその命令縦列リンク
から叉点９−７を介して命令メモリ１０−９に接続され
、他方プロセッサ＋０３は命令縦列リンクから叉点４〜
７を介して命令メモリ１０−１３に接続されている。こ
れはシステムがＭＩＨＤオペレーションモードにある時
のメモリープロセッサ構成方式である。 システムの全部または一部がＳＩＭＤオペレーションモ
ードに切り換えられた時は、ＳＩＭＤ及びＭＩＨＤモー
ドが両方とも稼働するのか、あるいは５ＩＩＩＤモード
は一部のプロセッサ群についてのみ稼働するのかによっ
て、メモリ１０−１を２つ以上のプロセッサに接続する
かまたは一部のプロセッサに接ａするようにする方が望
ましい。図示の実施例においては、ＳＩＭＤオペレーシ
ョンは４つのプロセッサｌｏ。 〜　１０３の全部について行われるものと仮定する。 この場合、命令メモリ１０−１は、叉点１９−７を介し
てプロセッサ１００に接続され、またスリーステートバ
ッファ４０３が叉点１４−７と共にアクティブ化されて
メモリ１０−１をプロセッサ＋０１の命令縦列リンクに
直接接続させるようになっている。同様にして、スリー
ステートバッファ４０２及び４０１が作動すると、命令
メモリ１０−１がそれぞれ叉点９−７及び４−７を介し
てプロセッサ１０２及び＋０３の各命令縦列リンクに接
続される。 この時点で、プロセッサｌｏｏ〜１０３がすべてメモリ
１０−１より供給される単一の命令ストリームで動作す
るシステムが構築されたことになる。この場合、ＭＩＮ
Ｄモードでは命令記憶用に使われるメモリ１０−５．１
０−９及び１０−１３は他の目的用に自由に用いること
ができる。メモリ容量を少なくとも一時的に増やすため
、これらのメモリはすべてのプロセッサがアクセス可能
となる。以下、これについて詳細に説明する。 第２Ｂ図において、レジスタ２８２ｏは現在進行中のシ
ステムのオペレージ薊ンモードを示すデータを記憶する
。即ち、このレジスタはシステムがＭＩＭＤモード、　
ＳＩＭＤモードあるいはＳＩＭＤとＭＩＨＤの組合せ（
ハイブリ、ド）モードの中のどのモードになっているか
を示すビットを有する。このレジスタからはＭＩＨＤを
示す信号とＳｉＭＤを示す信号の２つの信号が供給され
る。図示実施例では、一対の信号しか示されていないが
、実際は各プロセッサ毎に一対の信号が供給されるよう
にするこができる。これらの信号は叉点及びスリーステ
ートバッファに送られて、適切な構成のための適切な命
令ストリームが選択されるようになっている。ＭＩＮＤ
の構成においては、プロセッサ１０１．　１０２及び＋
０３は各々独自の命令ストリームを実行する。これらの
命令ストリームはプログラムカウンタ２８１１．２８１
２及び２８１３によってそれぞれ指示される。これらの
プログラムカウンタの内容はそれぞれキャッシュロジッ
ク２８０１．２８０２及び２８０３に供給される。これ
は、プログラムカウンタにより指示された命令が現在°
それぞれメモリモジュー　ル１０−５．１０−９及び１
０−１３にあるか否かを指示する作用を存する。プログ
ラムカウンタにより指示された命令がこれらのメモリモ
ジュールにあれば、ＭＩＨＤ命令アドレスがキャッシュ
ロジックから各メモリへ出力され、そのメモリから逆に
命令縦列リンクを介して各プロセッサへＭ宜の命令スト
リームがフェッチされる。この時、メモリ内に命令がな
ければ、命令実行は停止され、叉点１３−０．８−０ま
たは３−ｏ（第４図参照）が転送プロセッサのバスに接
続され得る状態になる。これらの叉点は、各プロセッサ
によって、実行する必要のある命令の外部アドレスを伝
送したり、また次の命令ストリームが記憶されるはずの
命令メモリ１０−５、ｌｏ−８または１０−１３内の記
憶場所を伝送するのに用いられる。転送プロセッサがい
ったんこれらの命令をフェッチすると、転送プロセッサ
よりコードがフェッチされたことを示すアクノリッジド
信号（応答信号人ＧＫ）がパラレルプロセッサへ送られ
る。すると、パラレルプロセッサは、例えば命令ストリ
ームがないことが発見されて上記のプロセスが再度リピ
ートされるような時点まで、やはり命令メモリからの命
令を実行することができる。 ＳＩＭＤモードの構成では、プロセッサ１ｏｔ１＋０２
及び１０３は同じ命令ストリームを実行するので、プロ
セッサ内のキャッシュロジック２８０１．２８０２及び
２８０３は何の機能も果たさないことによりディスエー
ブル化される。プログラムカウンタ２Ｂ＋１．　２８１
２及び２８１３の内容は、ＳＩＭＤの構成では命令はす
べてプロセッサ＋００によりフェッチされ、これらの内
容は命令フェッチにおいて何の機能も果たさないため無
関係である。したがって、ＳＩＭＤの構成においては、
メモリｌ０−５、ｌｏ−９及び１０−１３はデータ記憶
用として用いることが望ましい。そのためには、叉点１
４−６．９−１乃至３−６及び４−１乃至４−６がイネ
ーブル化され、これによってこれらのメモリのデータが
プロセッサによりアクセスすることができる状態にする
。このことは、システムにおけるメモリの利用がＳ　Ｉ
ＭＤ及びＭＩＨＤ構成の両方について最適レベルに保た
れるということを意味するものである。 理　パーソナルコンビ　−タ 第４６図乃至第５２図は、画像処理用のパーソナルコン
ピュータ（ＰＣ）を示すが、図示のパーソナルコンピュ
ータは３つの主要構成要素、即ち第４６図に示すカメラ
センシングデバイス４６００、画像処理デバイス４６０
２及び第４８図に示すようなデイスプレィデバイス４８
０１で構成することができる。この画像処理用ＰＣは必
ずしもカメラ　４６０Ｇやデイスプレィ４８０Ｉを使用
することに限定されるものではなく、多くの様々な形態
の入出力手段を用いることかでき　る。 カメラ４６００は例えばＰＣの前面４６０１に焦点を当
て、手４６０３を用いてよく聾唖者との意志伝達で行わ
れるように「手合図」をすることにより情報を入力する
ことができる。この「手合図」はカメラによって観るこ
とができるし、またスクリーンを用いてｒ指２本」のサ
インを表示することもでき、あるいは第１１図によって
前にも説明したようにして画像情報をさらに処理するこ
とも可能である。ノで一ソナルコンピュータからの出カ
ッイスは、カメラ４６００より入力される情報のディジ
タル表示をも含めて伝送するようにしてもよく、この場
合のディジタル信号としては２進信号が用いられる。従
って、ユーザはスプレッドシートやその他の情報取得手
段、例えばＡＳＣＩ　Ｉ　コードによりキーボードまた
はその他従来の方式で情報を取得する手段並びにカメラ
４６００またはビデオレコーダあるいは画像処理コード
を用いるその他の形態のビデオ入力のようなビジュアル
ソースまたはビデオソースから情報を取得する手段等を
使用することができる。 ビデオ入力はテープ、ディスクまたはその他のメディア
に記録することができると共に、ＰＣへ供給するために
情報を記憶するのと同じやり方で記憶することができる
。 このような画像処理用ＰＣは例えば下記のような特徴を
具備し得る：　１）カメラ、スキャナ及びその他のセン
サよりイメージを取得する：　２）文書（ドキユメント
）中の情報あるいは物を理解する；３）文書または画像
から関連情報を抽出する；４）画像や文章ドキュメント
を組合せたデータベースを通じて問題を切り抜ける；　
５）ジェスチャ認識のような進んだ画像処理用インター
フェースを提供する。 このＰＣは、このシステムに入れられた情報は読み出す
ことができ、また情報内容は他のシステムによってさら
に処理することなく直ちにアブストラクト化できるので
、インスタントデータベースを創出するのに使用するこ
とができる。これによれば、記憶前にいずれも全く認識
されなかだ特定語（ワード）の一致により簡単にアクセ
スすることが可能なデータベースが創出される。これは
、そのような特定語だけでなく幾何学形状やビクチャに
まで拡張することができ、多くの用途に効果的に利用す
ることが可能である。例えば、カタログや新聞を走査し
て、ハイウェイ上のすべての樹木、すべての赤い車ある
いは一定寸法を超える全てのトラック等、特定の対象を
探すためのシステムを設計することもできる。そして、
概念的には、イメージプロセッサがアブストラクトして
ユーザが使い易くしたワード、物、及び形状によりデー
タベースが形成されることになる。 このような画像処理能力を有するＰＣの１つの用途は、
静止画でも動画でもまたビデオでも、単にＰＣに画像を
走査させるだけでシステム内に取り込むことができ、あ
るいは何らかのドキュメント中に組み入れることができ
るというような用い方である。このように取り込んだ情
報は、次に、第１１図により前に説明したように、アブ
ストラクト処理され、その出力はユーザ制御下における
以後の処理のために画像処理用ＰＣで利用することがで
きる。 この発明のシステムで何故そのように大きな画像処理能
力が得られるかという理由の１つは、単一チップに多数
のメモリと共に互いに並列に動作する複数個のプロセッ
サが内蔵されており、しかもこれらのメモリがすべてシ
ステムのほぼ瞬間的な再構成を可能にするクロスバスイ
ッチによってアクセス可能であることによる。これによ
れば、従来では未知の高度の能力とフレキシビリティが
確保される。このことは、また、画像処理能力の大幅な
増強を可能にし、そのような大きな画像処理能力をその
他の処理能力と共に利用することによりこれまで知られ
ていなかった形のサービスを提供することが可能になる
。その例としては、例えば、写真及びその他の画像の復
元、修復、あるいはファクシミリ文書をそのバックグラ
ンドにある異質なものを取り除いて送信されたイメージ
と同程度あるいはそれ以上に鮮明にするクリーニング処
理等が考えられる。このシステムは主に処理能力を１つ
のオペレージジン単位に組み入れられる故に、比較的小
さなバッケーノに封入することができる。バンド幅に関
する制約や配線等の物理的制約の問題も解消される。 この構想を拡張すると、画像処理ＰＣを、腕に装着可能
で大きなビデオデイスプレィの代わりに小さなフラット
パネルを用いた小さなユニットに組み込み、第４６図に
示すように、例えばユーザが上方で指を振り、その像を
入力するというようなことが可能となる。この画像処理
システムは、前述したように、種々の動き（運動）を認
識し、それらの運動を入力に変換（翻訳）する。これに
よれば、キーボードやその他の機械的入力デバイスの問
題が効果的に取り除かれ、これらの代わりにビジュアル
イメージを入力として用いることができるようになる。 この場合入力デバイスはデイスプレィともなり得、二重
の目的に使うことが可能である。すると、このことは、
光学式文字認ｍ装置は現在考えられているよりもずっと
重要な入力手段になるということを意味する。 第４７図は、画像処理ＰＣによる制御並びに第１図及び
第２図の構成により実行される第１１図のアルゴリズム
の下に２本の指の像から求められた２進出力を示す。 また、第４８図は画像処理ＰＣを用いたリモート伝送シ
ステムを示す。 第４９図乃至第５２図は、イメージシステムプロセッサ
のＰＣを様々な用途に応用した実施例を示している。例
えば、第４９図は多重化された入出力デバイスを有する
パーソナル用のデスクトップ型画像処理ＰＣを示し、こ
の例では、物体またはコピ一対象書類は、光学系４９０
７及びＣＯＤ　（電荷結合素子）装置によって撮像ある
いは検出される。ここで検出された情報は、Ａ／Ｄデー
タ収集装置４９０４によってアナログ情報からディジタ
ル情報に変換される。このデータ収集装置４９０４は、
ディジタルの検出情報をイメージシステムプロセッサ（
ＩＳＰ）に供給する。 コントローラエンジン４９０５は、ＣＣＤ装置及びプリ
ントアセンブリ４９０９の双方に所要のタイミング信号
を供給する。プリントアセンブリ４９０９は文書（コピ
ーまたはファク／ミリプロダクト）４９１０を出力する
。制御コンソール４９０２は、例えばキーボ−ド、マウ
スあるいはその他前述のイメージ入用デバイスで構成す
ることができる。ＬＣＤ　（液晶）またはＣＲＴ　（ブ
ラウン管）デイスプレィ４９０３はは例えばユーザへの
ビジュアル情報提供のために用いられる。デイスプレィ
４９０３、ＩＳＰ／メモリ４９００及びプリントアセン
ブリ４９０９は、処理された画像テ゛−タを伝送する画
像情報バスにより互いに接続されている。 第５０図はイメージシステムプロセッサ５０００の隠れ
た応用例を示し、この例においては画像はやはり保安施
設における侵入者の葡無など外界から情報を収集するＣ
ＣＤ装置５００４またはその他のセンサによって検出さ
れる。この情報はイメージシステムプロセッサ５０００
の外部メモリであるフレームバッファまたはＶＲＡＭ５
００３に記憶される。あるいは、このＩＳＰをパターン
（または人物）認識装置として用い、出力制御情報をラ
ッチ５００９に供給するよにしてもよい。この情報は例
えばドアロツタ、工場における工程等のような被制御機
構５００Ｓを制御するのに用いられる。また、ラッチ５
００８からの出力は出力デイスプレィ５０１Ｏにも供給
することができる。プログラムあるいは命令はあらかじ
めハードディスクドライブ５００２または光ディスク５
００１に記憶されている。これらのデバイスは上記の保
安施設等における侵入者のイメージなど、何らかの情報
の発生を記憶するのにも使用することができる。統計学
的な記録蓄積手段５００７では、システムの状態及び何
らかの事象の発生に関するデータが記録され、蓄積され
る。 第５１図はハンドベルト型の画像処理用ＰＣの概略構成
を示す。この場合、イメージシステムプロセッサ５１０
６は位置情報入力を供給する２つのＣＯＤデバイス５１
０５より入力を得、この位置情報入力を処理してユーザ
が与えたジェスチャの情報及びＦ’Ｃの制御情報を抽出
する。そして、例えばユーザの手または疑似ペンの位置
と方向がデバイスの制御のために、あるいはＩＳＰと共
にを意のメツセージまたは文字を抽出するために用いら
れる。フラットパネルデイスプレィ５１０４はこのハン
ドベルト型ＰＣの出力情報を表示する。オプシジン的に
は、外部カメラ５１０３を用いれば、ユーザは例えばハ
ンドベルト型ＰＣの視野外のイメージを収集することが
できる。また、ホストポートあるいはプリンタポートを
設けるならば、ユーザはハンドベルトＰＣ内の情報をダ
ウンロードし、あるいはプリントするこきができる。 第５２図は、ホスト５２０５を宵するネットワーク構成
ニオけるＩＳＰの応用例を示し、この構成では、リモー
ト方式であるいは何らかの中央局でオフライン収集され
バッファ５２０１に配分された所要画像情報がホス）　
５２０５により供給され、図示構成の画像処理用Ｆ’Ｃ
はこの情報を用いてイメージシステムプロセッサ５２０
０に情報を供給する。情報を取得する１つの方法は、フ
ロントエンドプロセッサ５２０Ｇと共に用いられるスキ
ャナ５２０７によるものである。 このような画像処理用ＰＣの廉価版（第４９図の構成に
比べて）によれば、イメージ収集デバイスのネットワー
ク化によって資源共用（リソースシェアリング）が可能
となる。また、プリンタインターフェース５２０３及び
これに接続されるプリンタ機構５２０イによりプリンタ
ポートを得ることもできるが、これによれば、ユーザは
画像あるいはイメージシステムプロセッサによりエンハ
ンスされたイメージの外、普通の文章情報及びグラフィ
ック情報を含む複合文書をプリントすることができる。 並列処理とメモリインテラクションがすべて単一チップ
上で行われ、がっこれと相俟ってオールチップ制御にな
るプロセッサーメモリ構成とオペレーションモードの広
範なフレキシビリティが確保されるこの画像処理システ
ムのフンバクトな構成は、画像データ入力並びにＡＳＣ
ＩＩ入力を受は入れる画像処理用ＰＣの能力及びこれら
２種類のデータを同時に利用する能力を助長するもので
ある。 −Ｌエユニ辻１」１節 第５３図は色々な処理アルゴリズムを用いて画像データ
を処理する動作が可能な画像処理システム５３ＩＯを示
す。ビデオカメラ、スチールイメージカメラ、バーコー
ドリーグ等の画像処理用デバイス５３１２　（画像用デ
バイス）は、画像を捕捉するために用いられ、そのデー
タを画像データメモリ５３１４に供給する。このように
捕捉された画像のデータは、アドレスジェネレータ５３
１８によりアドレス指定されたイメージプロセッサ５３
１６によってアクセスされるまで画像データメモリ５３
１４に記憶される。 第１図及び第２図に示すプロセッサのようなイメージプ
ロセッサ５３１６は、ヒストグラム作成等画像データに
対する統計学的プロセスを含む信号処理動作を実行する
。また、画像データ中の「１」の計数値を得るために「
１」計数回路５３２０が設けられている。画像データ中
の投影線沿いの「１」の数のような情報は画像データの
統計学的分析のために用いられ、その分析結果はパター
ン認識等に用いることができる。例えば画像データのヒ
ストグラムを所定の画像パターンのものと比較してそれ
らのパターンが一致するかどうかの認識を行う。 出力デバイス５３２２はイメージプロセッサ５３１６に
接続されており、画像処理システム５３１０の何らかの
出力を表示するのに用いることができる。出力デバイス
５３２２としては、モニタテレビあるいはハードコピー
作成デバイス等を用いることができる。 上記の画像処理システム５３１Ｏについて少し考えて見
るならば、この発明を有利に適用し得ると考えられる環
境の一例がわかるし、また上記の説明は何ら「１」計数
回路の応用性を限定するものではないということは明ら
かであろう。 次に、第５４図には「１」計数回路５３２０の論理ゲー
トレベルの実施例が示されている。図示の「１」計数回
路５３２０は、カウントセル５４２ｆｉａ〜５４２［ｉ
ｌのＭ行×Ｎ列のマトリクス５４２４からなり、この例
ではＭ：３．　Ｉｌ：４である。ここで、入力２進スト
リングのビット数がＸ。ビットとすると、Ｍは次式で求
めることができる： Ｍ　　＝　　ｌｏｇ＊（Ｘ、　　＋　　１）ただし計算
結果は大きい側の最寄りの整数に丸める。　　また、　
　Ｎは： Ｎ　＝ １ である。 マトリクス５４２４はＸで表されている２進ストリング
を入力してＹで表されている２進数を出力する。 この出力はその２進ストリング中の「１」の数を示す。 Ａで示されているもう１つの出力は最小化された「１」
計数回路で用いられるが、これについては以下に説明す
る。 上記マトリクス５４２４の各カウントセル５４２６ａ〜
！Ｍ２［ｉｌ　ハＡ）ＩＤゲート及びＸＯＲゲート（排
他的ＯＲ）を有する。例えば、カウントセル５４２［ｉ
ａはＡＮＤゲート５４２８ａ及びこれと結合されたＸＯ
Ｒゲート５４３０ａを有する。　　ＡＮＤゲート５４２
８ａのようなＡ？ｌＤゲートは、そのすべての入力が論
理レベル「１」である場合及びその場合に限って出力が
論理レベル「１」となるＡＮＤ機能を果たす。ＡＮＤゲ
ート５４２８ａは入力５４３２ａ及び５４３４ａと出力
５４３６ａを有する。 従って、入力５４３２ａ及び５４３４ａの論理レベルが
どちらも「１」の時出力５４３［ｉａも「１」になる。 また、入力のどらかがｒＯＪであれば出力５４３６ａは
「０」である。 ＸＯＲゲートは、その入力に奇数の「１」が印加されて
いる時のみ出力に論理レベル「１」を生じさせる。例え
ばＸＯＲゲート　５４３０ａはその人力５４４０ａ及び
５４４２ａのどちらか一方だけが「１」になっている時
のみ出力５４３８ａが「１」になる。 カウントセル５４２６ａにおいてはマトリクス５４２４
の他のすべてのカウントセル同様に、ＡＮＤゲート５４
２８ａはＸＯＲゲー）　　５４３０ａに結合されている
。ＡＮＤゲート５４２８ａの入力５４３２ａはＸＯＲゲ
ート　５４３０ａの入力５４４０ａに接続されている。 ＡＮＤゲート５４２８ａの入力５４３４ａはＸＯＲゲー
ト５４３０ａの入力５４４２ａに接続されている。以上
の接続関係により、ＡＮＤゲート５４２８ａにはＸＯＲ
ゲート５４３０ａと同じ入力が供給される。 カウントセル５４２８ａ乃至５４２Ｂ＋はマトリクス５
４２４の行及び列をなすように配列されている。ここで
、カウントセル５４２　Ｇ　ａ、　５４２６　ｂ及び５
４２［ｉｅの相互接続を例に取って、マトリクス５４２
４全体の相互接続構成を説明する。第５４図に示すよう
に、カウントセル５４２６ａはカウントセル５４２６ｂ
の左側でカウントセル５４２［ｉｅの上側の位置に配置
されている。また、カウントセル５４２Ｅｉａはカウン
トセル５４２Ｇｂに接続され、カウントセル５４２Ｇｂ
のＸＯＲゲー）　５４３０の出力５４３８はカウントセ
ル５４２［ｉａの入力５４３２ａ及び５４４０ａに接続
されている。さらに、カウントセル５４２Ｇａは５４２
Ｇｅに接続され、カウントセル５４２６ｅのＡＮＤゲー
）　　５４２８ａの出力５４３６は、カウントセル５４
２６ａのＡＮＤゲート５４２８ａの入力５４３４ａ及び
ＸＯＲゲート５４３０ａの入力５４４２　ａに接続され
ている。ここで説明した相互接続関係は、行間接続につ
いてはカウントセル５４２６ａと５４２６ｅとの関係を
用い、また列間接続については、カウントセル５４２Ｂ
ａと５４２Ｇｂとの関係を用いることによりマトリクス
全体に拡張して適用することができる。また、マトリク
ス５４２４は行と列を入れ換えて実施することも可能で
あり、マトリクスそのものはこの発明の要旨から逸脱す
ることな（他のマトリクスと置換することができる。 ここで、マトリクス５４２４の構成をさらに詳しく説明
するために、行及び列に言及する場合は下記の約束に従
うものとする二　行には行番号（Ｍ　−１）を付すと共
に、列には列番号（？１−１）を付し、最下行を行０１
　　右端の列を列Ｏとする。第５４図の例では、Ｍが３
、Ｎが４である。さらに、　（ｘ、ｙ）の位置にあるカ
ウントセルを見ると、座標Ｘ及びＹはそれぞれカウント
セルの列番号及び行番号を示している。例えば、カウン
トセル５４２Ｇａは（３，２）に位置している。 このようにして、マトリクス５４２４は行及び列をなす
ように配列され相互接続されたカウントセル５４２８ａ
乃至５４２［ｉｌからなり、行０には２進ストリングＸ
が供給され、行１には行ＯのＡＮＤゲート出力が供給さ
れ、行２には出力２が生じる。列に関しては、列０には
信号伝播を開始するために何らかのソースから「０」が
供給され、列■には行ＯのＸＯＲゲート出力が供給され
、列３には２進ストリング中の「１」の数を示す出力Ｙ
が生じる。列Ｏに与えられる論理レベル「０」は入力を
ハードウェア的に接地することにより得ることも可能で
ある。 ここで説明の便宜上２進ストリング１１０１（Ｘｓ＝１
、Ｘ２−１、Ｘに〇、Ｘｅ＝１）がマトリクス５４２４
０行Ｏに供給されるものと仮定する。すると、カウント
セル５４２Ｇ＋の人ＮＤゲート５４２８の出力が「０」
となり、カウントセル５４２［ｉｌのＸＯＲゲート５４
３０の出力が「１」になる。このカウントセル５４２６
１のＸＯＲゲート５４３０の論理レベル「１」は行Ｏに
沿って伝達され、各カウントセルのＸＯＲゲートの出力
は対応するＸ入力に「１」が入る毎にトグル動作する。 従って、図示の如く上記２進ストリングが供給された場
合、カウントセル５４２ＳｋのＸＯＩ’１ゲー）　５４
３０の出力は論理レベル「１」のままであり、カウント
セル５４２１ｉｊのＸＯＲゲー）　５４３０の出力は「
０」にになり、カウントセル５４２［ｉｌのＸＯＲケ−
）　５４３０の出力は「１」になる。その結果、行Ｏの
出力は「１」、即ちＹＯ：ｒｌＪとなる。 行１でも、各ＸＯＲゲートの出力は同様にトグル動作す
る。即ち、カウントセル５４２６ｈのＸＯＲゲートの出
力は、カウントセル５４２Ｂ＋のＡＮＤゲート５４２８
より「０」が供給されており、　「０」である。 カウントセル５４２ＥｉｇのＸＯＲゲート５４３０の出
力は、このセルにはカウントセル５４２１１ｉｈのＸＯ
Ｒゲート５４３０及びカウントセル５４２６にのＡＮＤ
ゲート５４２８より共にｒＯＪが供給されており、　「
０」のままである。そのため、カウントセル５４２［ｉ
ｆのＸＯＲゲート５４３０）出カバ、カウントセフ１／
　５４２［ｉｇ　ｆ７）　ＸＯＲゲート５４３０より「
０」が、カウントセル５４２ＢＪのＡＮＤゲ−ト５４２
８より「１」が入力されており、　「１」となる。また
、カウントセル５４２８ｅのＸＯＲゲート＾０の出力は
、カウントセル５４２ＧｆのＸＯＲゲートｉｏより「１
」が、カウントセル５４２Ｇ＋のＡＮＤゲ−）　５４２
８より「０」が入力されており、　「Ｏ」となる。その
結果、行１の出力は「１ｊ１　即ちＹ。 ＝「１」となる。 行２では、カウントセル５４２６ｄのＸＯＲゲート５４
３０の出力は、ハードウェア結線による「０」及びカウ
ントセル５４２ＧｂのＡＮＤゲート５４２８からの「０
」が入力されており、　「０」である。カウントセル５
４２［ｉｃのＸＯＩ？ゲート５４３０の出力は、カウン
トセル５４２Ｇｄ　ｆ７）ＸＯＲゲー）　５４３０及び
カウントセル５４２８ｇのＡＮＤゲー）　５４２８より
共に論理レベル「０」が供給されており、　「０」のま
まである。その結果、カウントセル５４２６ａ及び５４
２６ｂのＸＯＲゲート５４３０の出力は共に「０」とな
り、行２の出力は「０」、即ちＹ２＝「０」となる。そ
のため、図示例の入力２進ストリングＸ　＝：　１１０
１に対するマトリクスの出力２進数ＹはＹ　＝＝　０１
１、即ちｌＯ進数の３となる。実際、この２進ストリン
グ入力Ｘ　＝　１１０１中の「１」の数は３になってい
る。 ここで、　「１」計数回路５３２０が入力を受けてクロ
ック信号の必要なしに出力を出す非同期回路であるとい
うことは明らかである。従って、マトリクス５４２４で
は、入力が入ると同時に出力が発生し、信号はマトリク
スを通じて伝播する。マトリクスを通しての最長伝播時
間は、信号がカウントセル５４２６１．５４２６ｈ１５
４２６ｄ、　　５４２［ｉｃ、　　５４２Ｇｂ１　及び
５４２６ａを含む最長経路を通って伝播するのに要する
時間であろう。 第５４図のマトリクス５４２４は矩形状マトリクスで、
多数の同一構成のカウントセル５４２６よりなる。この
ような性格のため、　「１」計数回路はコン／ＸＩクト
に作ることができ、半導体マスク製造のためのレイアウ
トも容易である。しかしながら、マトリクス５４２４は
、カウントセルまたはゲートある（箇マその両方の数を
さらに少なくすることにより、なお−層最小規模化する
こともできる。 第５５図には、４ビツト２進ストリング入力用の最小規
模構成の「１」計数回路マトリクス５５４４が示されて
いる。このマトリクス５５４４は相互接続されたカウン
トセル５５４Ｇａ乃至５５４６を具備している。 最小規模構成のマトリクスの場合、行数Ｍ及び各行のカ
ウントセル数Ｎはそれぞれ下記の式により与えられる： Ｍ＝ｌｏｇｔＸ内 計算結果は大きい側の最寄りの整数値に丸める。 ん＝Ｘ、−２「 ただし、Ｘｆｉは入力２進ストリングＸのビット数であ
り、ｒは０から（Ｍ　−１）の範囲の行番号である。 第５５図の例では、入力２進ストリングＸのビット数Ｘ
。は４である。従って、上記の式を用いるで、行数Ｍは
２となる。第１行についてＮを計算するとｒｈｏである
から、Ｎ＝３と求まる。第２行については、ｒ＝１　よ
りＮ＝２となる。フル構成のマトリクス（第５４図）で
の１２個のカウントセルに比して、このように第１行に
３つ、第２行に２つ、合計５つのカウントセルしか持た
ない最小規模構成のマトリクスによって、４ビツトの２
進ストリング中の「１」の数を計算することができる。 カウントセル５５４１１ｉａ乃至５５４１１ｉｅは、各
々、第５４図に示すフルマトリクス５４２４のカウント
セルと同様、Ａ１１Ｄゲート５５４８及びこれに結合さ
れたＸＯｉ’ｌゲート５５５０よりなる。カウントセル
５５４８ｃ乃至５５４８ｅの入力には２進入カス）　Ｉ
ＪングＸが供給される。 数Ｙが生じる。 第５５図の例では、カウントセル５５４６ｃのＡＮＤゲ
ート５５４８及びＸＯＲゲート５５５０の入力５５５２
にＸ３が供給され、Ｘ２はカウントセル５５４６ｄのＡ
ＮＤゲート５５４８及びＸＯＲゲート５５５０の入力５
５５４に供給される。 また、ｘｌはカウントセル５５４ＧｅのＡＮＤゲート５
５４８及びＸＯＲゲート５５５０の入力５５５６に供給
され、Ｘ、はカウントセル５５４［１）ＡＮＤゲー）　
５５４８及びＸＯＲゲート５５５０のもう一方の入力に
供給される。 ２進数出力Ｙの最上位ビットＹ２はカウントセル５５４
１１ｉａのＸＯＲゲート５５４８の出力５５６０に発生
する。 またＹｌはカウントセル５５４ｆｉａのＸＯＲゲートの
出力５５６２に生じる。最下位ビットＹ＠はカウントセ
ル５５４ＧｃのＸＯＲゲート５５５０の出力５５６４に
生じる。 この最小規模構成のマトリクス５５４４は矩形マトリク
スではないから、カウントセル間の相互接続関係は前述
の矩形マトリクスと異なり変更されている。特に、フル
マトリクスと対比して（ｘ、ｙ）の位置にカウントセル
が欠けている場合、その位置のすぐ「下」の行のカウン
トセルがそのすぐ左のカウントセル（ｘ＋１．ｙ）のＸ
ＯＲゲートの入力に接続される。また、フルマトリクス
に比べて２つ以上のカウントセルが欠けている場合、例
えば、座標（ｘ、ｙ）及び（ｘ＋１．ｙ）の２つのカウ
ントセルがない場合は、（ｘ＋　１　、ｙ−１）の位置
のカウントセルの人！１Ｄゲートの出力を（ｘ＋２．ｙ
）のカウントセルのＸＯＲゲートの入力に接続しさえす
ればよい。第５５図の実施例では、（０，１）及び（１
，１）の位置のカウントセルが欠如しているから、（１
，０）の位置のカウントセル５５４６ｅのＡＮＤゲート
５５４８の出力は（２，１）の所のカウントセル　５５
４６ｂのＡＮＤゲー）　５５４８及びＸＯＲゲート５５
５０の入力に接続されている。また、フルマトリクスの
実施例と比べて、（θ、ｏ）の位置のカウントセルも欠
けているため、Ｘ＠は（１，０）のカウントセル　５５
４６ｅ　ｃ）ＡＮＤゲー１−５５４８及びＸＯＲゲー）
　５５５０　　の入力５５５６及び５５５８に直接接続
されている。さらに、座標（３，０）のカウントセルも
欠如しているから、出力Ｙ２としては（３，１）の所の
カウントセル５５４６ａのＡＮＤゲート５５４８の出力
５５６゜が直接用いられる。 前出の入力２進ストリングＸ　：　１１０１　（Ｘ３＝
　１、Ｘ２＝１、Ｘ、＝伝　ｘｓ＝１）を入力とじて用
いると、カウントセル　５４６ｅのＡＮＤゲー）　５５
３８の出力はｒＯＪであり、同カウントセル５５４Ｇｅ
のＸＯＲゲート５５５０の出力は「１」である。カウン
トセル５５４［ｉａのＸＯＲゲート５５５ｏの出力論理
レベル「１」は行０を介して伝播し、各カウントセルの
ＸＯＲゲートの出力は各々対応するＸＮ入力が「１」と
なる毎にトグル動作する。従ってカウントセル５５４ｅ
ｄのＸＯＲケートの出力はｒＯＪとなり、カウントセル
５５４６ＣのＸＯＲゲート５５５０の再度出力は「１」
になる。 その結果、行０の出力としては「ｌ」が得られ、Ｙｓ＝
ｒｌＪとなる。 ２番目の行（行ｌ）では、カウントセル５５４ＧｂのＡ
ｌＩＤゲー）　５５４Ｂの出力Ｚは、このセルにはカウ
ントセル５５４ＧｅのＡＮＤゲート５５４８より「０」
が供給されており、　「Ｏ」でる。カウントセル５５４
ＥｉｂのＸＯＲゲート５５５０は、カウントセル５５４
ＧｅよりｒＯＪが、またカウントセル５５４Ｅｉｄより
「１」が供給されており、　「１」を出力する。カウン
トセル５５４６ａのＸＯＲゲート５５５０は、カウント
セル５５４Ｇｃより「０」が、カウントセル５５４Ｆｉ
ｂより「１」が供給されており、　「１」を出力する。 その結果、行１の出力は「１」で、ＹＩ＝「１」となる
。さらに、カウントセル５５４６ａのＡＮＤゲート５５
４８の出力であるＹ２は「０」となる。従って、出力２
進数Ｙハｖ＝ｏｔｔ　となり、入力２進ス）　ＩＪ　７
グＸ　：　１１０１中に３つの「１」があることを示す
。 上記マトリクス５５４４は、破線で描かれているセル５
５４６ｂの人ＮＤゲー）　５５４８のような一部の論理
ゲートを省くことによりさらに小規模化することが可能
である。このＡＮＤゲー）　５５４Ｈの出力Ｚは出力２
進数Ｙを組み立てるのにはふようであるから、このゲー
トは省略することができる。従って、最小規模構成のマ
トリクスでは、同じ行中の欠如したカウントセルのすぐ
隣のカウントセルのＡＮＤゲートは省略可能であり、こ
れによって「１」計数回路のサイズを一層縮小すること
ができる。 ここで、この発明の範囲が本願で開示説明する回路の実
施例に限定されるものではないということは言うまでも
ない。特に、上記以外の実施例としては、当技術分野で
は良（知られているようにここで説明した実施例に基づ
きプールロジックにより誘導可能な回路の実施例等が含
まれる。例えば、ＡｌＩＤゲー）　５５４ｇのようなＡ
）ｆＤアゲートＮＡＮＤゲートにインバータを結合して
も全く同等に実施することが可能である。さらに、当技
術分野では周知のド壷モルガンの定理によりＡＮＤ機能
はＯＲゲートの出力にインバータを結合すると共に、そ
のＯＲゲートの入力を反転させるやり方でも実施可能で
ある。上記のようにこの発明より誘導可能な代替的回路
もこの発明の範囲内に含まれるものである。 次に、第５６図には、この発明の文字認識の応用例が示
されている。ビクセルのマトリクス５６６６は文字ｒＦ
Ｊを形成するように配列されたｒＯＪ及び「１」で構成
されている。このマトリクス５６６６のビクセルは前述
の画像処理デバイスで収集し、画像データメモリに記憶
したものであってもよい。 ビクセルマトリクス５６６６は、行方向及び列方向に処
理され、それぞれ各行の「１」の数の計数値（行方向カ
ラン））５［ｉＨ及び各列の「１」の数の計数値（列方
向カラン）　）　５Ｅｉ７０が得られる。行方向カウン
ト５６６８はビクセルマトリクス５６６Ｇの各行を２進
ストリング入力Ｘとして「１」計数回路に供給すること
により得られる。このように、各行毎に「１」の数の計
数値が得られる。第５６図の例の場合１　キャピタル文
字ｒＦＪの最初の２行には「１」のビクセルはない。行
３にはこの文字の最初の横線を形成する４つの「１」が
ある。行４には「１」は１つしかない。また、行５には
文字「Ｆ」の２番目の横線を形成する３つの「１」があ
り、行６及び７にはいずれも「１」が１つずつ含まれて
いる。 同様にして、列方向カウント５６７０はビクセルマトリ
クス５６６６の各行を「１」計数回路に供給すことによ
り得られる。列ｌ及び２には、どちらも「１」は入って
いない。列３には文字ｒＦＪの縦線を形成する５つの「
１」があり、列４及び列５にはどちらも２つの「１」が
入っている。また、列６には「１」は１つしかなく、列
７及び８には「１」は全くない。 このようにして、この発明によれば、パターン認識シス
テムでは、すべての文字、キャラクタ及びどのようなイ
メージであっても行方向カウント及び列方向カウントを
ヒストグラムとして作り、記憶することができるので、
これらを新しい文字画像サンプルに対する比較基準とし
て用いることが可能である。 この発明の上記実施例では、入力２進ストリングの「１
」の数を計数するが、　「１」計数回路マトリクスの入
力にインバータを付加することにより２進ストリングの
ｒＯＪの数を計数するよう動作する「０」計数回路を用
いた実施例ももとより可能である。このような「０」計
数回路はこの発明の他の実施例の１つであり、この発明
の範囲内に含まれるものである。 以上、この発明について詳細に説明してきたが、特許請
求の範囲に記載したこの発明の趣旨並びに範囲を逸脱す
ることなく数多の変更、置換及び改変を行うことが可能
なことは明らかである。 プロセッサの 以下、第２９図乃至第４５図を参照しつつマスタープロ
セッサ、パラレルプロセッサ、及び転送プロセッサにつ
いて詳細に説明する。この説明は特許請求の範囲に記載
した本願発明の動作、作用を理解する上においては必ず
しも必要ではないが、個々の具体的な実施例を得る上に
おいては有用であろうと思われる。実際に使用されるシ
ステムの詳細はそのシステムの要件によって決まり、以
下に論する内容からも大きく異なってくる場合もあり得
る。 第２９図には、同期及び色々なパラレルプロセッサ間に
流れるその他の情報の制御を含め、イメージシステムプ
ロセッサの動作を制御するのに用いられるマスタープロ
セッサ１２の詳細な構成が示されている。マスタープロ
セッサ１２は、命令を実行するが、その命令はオブコー
ド回路２９１１　（オフコードオンＰＣＯＤＥ；オペレ
ージ四ンコード）及ヒレジスタフアイル２９０１によっ
て制御されるオブコードを有する３２ビツトワードを用
いることができる。 プログラムカウンタ（ＰＣ）２９０３は制御ロジック２
９０４の制御下において動作し、バス１７２からオプコ
ードレジスタ２９１１への命令のローディングを制御す
る。制御ロジック２９０４は命令を解読し、マスタープ
ロセッサＩ２でのオペレージオンを与えられた命令に基
づき制御する。 整数演算装置（ＡＬＵ）２９０２の他、このマスタープ
ロセッサには２つの部分からなる浮動小数点演算装置が
設けられている。これら２つの部分とは、１つはマルチ
プライヤ２９０５、正規化回路２９０６及び指数加算器
（ＥＩＰ）２１０７で構成された浮動小数点乗算器であ
り、他の１つは蔓前正規化回路（ＰＲＥＮＯＲＭ）２９
０８　、演算装置（ＡＵ）２９０９及び事後正規化シフ
タ（ＳＨＩＦＴ−ＮＯＲＭ）２９１０よりなる浮動小数
点加算器である。 プログラムカウンタ２９０３は３２ビツト命令を読み込
む必要がある時、バス１７２に沿ってアドレス出力を供
給するために用いられる。整数演算装置２９０２は、オ
プコードレジスタ２９１１により解読された命令に従っ
て動作して、マスタープロセッサの外部に接続されるキ
ャッシュメモリからのデータ読み込みを制御するアドレ
スを発生することができ、そのアドレスはバス１７１を
介して出力される。これに対するデータは、キャッシュ
メモリよりバス＋７１のデータ部を通って供給され、レ
ジスタファイル２９０１に記憶される。 上記の命令バス１７２及びデータバス１７１はそれぞれ
アドレス部及びデータ部よりなっている。命令バス１７
２の場合、アドレス部はプログラムカウンタ２９０３か
らアドレスを受は取り、データ部＋１オブコードレジス
タ２３１１にデータ（命令）を取り込むよう接続されて
いる。また、データノイス＋７１では、アドレス部は整
数演算装置２９０２の出力からアドレスを受け、データ
部はレジスタファイル２９０１に接続されて、データは
書き込みサイクルならばレジスタファイル２９０１から
出、読み込みサイクルならばレジスタファイル２９０１
へ入れられる。 マスタープロセッサ１２の各構成要素間の相互動作の態
様は当技術分野においては周知である。たとえば、グラ
フィックスプロセッサの動作形態の一例が「浮動小数点
コプロセッサ（双対プロセッサ）」という名称のカール
昏ガツターグ、デビット・ガリー　及びシェリーφヴア
ン・エイケンＩこよる同時係属米国特許出願（出願番号
第３８７．４７２；１９８９年７月２８日出願、本願中
に引用）に開示されている。 パラレルプロセッサの重 第１図及び第２図に示す４つの、＜ラレルフ２０セッ＋
　（ＰＰ）１００〜１０３はシステムオペレーションの
大半を実行する。これらのパラレルプロセッサは各々高
度の並行処理能を存して、各サイクル毎に限定命令セッ
ト計算機のようなオペレーションを沢山実行することが
できると共に、荒天なデータ処理能力を有し、特に画像
／図形処理においてそのデータ処理能力を発揮する。 これらの各パラレルプロセッサは、クロスバスイッチを
介してメモリへのアクセスを１サイクル当たり命令につ
いて１回、データについて２回、合計３回行うことがで
きる。また、各パラレルプロセッサは各サイクル毎にマ
ルチプライ（情報）演算及びＡＬＵ（演算Φ論理装置）
オペレージタンを実行することができると共に、次の２
つのデータ転送のためのアドレスを生成することができ
る。 そして、効率的なループロジックにより３つのネストさ
れたループ（入子形ループ）のサイクルオーバヘッドを
ゼロにすることができ、論理値「１」を扱うための特殊
なロジックが組み込まれており、さらに人ＬＵはバック
されたピクセル（こ対するオペレージジンのためにスプ
リット（分割）可能である。 前にも述べたように、パラレルプロセッサは、使用上の
フレキシビリティを確保するため、同じ命令によりオペ
レージタンを実行する（ＳＩＭＤ；　　単一命令多重デ
ータモード）よう構成することもできれば、独立命令ス
トリームにより実行する（ＨＩＭＤ；　多重命令多重デ
ータモード）用構成すること可能である。ＭＩＭＤモー
ドでは、パラレルプロセッサを互いにロックステップ関
係でランさせ、プロセッサ間で効率的な同期データ転送
を行うことができる。 偶然同じメモリを同時アクセスしてしまうのではないか
という気苦労からプログラマをかいはうするために、ク
ロスバスイッチにはフンテンシラン優先順位指定ロジッ
クが内蔵されており、またパラレルプロセッサにはりト
ライロジックが内蔵されている。 パラレルプロセッサ１００〜＋０３は同じ論理設計にな
っているが、システム内部での接続関係で２つの差異的
特徴がある。まず、これらの各パラレルプロセッサには
ハードワイヤード方式により一意の２ビツト識別番号が
供給され、これによってプログラムはアドレスのような
各パラレルプロセ、す固有の情報を生成することができ
る。次に、ＳＩＭＤ用として構成された場合、　１つの
パラレルプロセッサ、即ちＰＰ１００が「マスターＪ　
ＳＩＭＤマシンとして動作し、すべてのパラレルプロセ
ッサに代わって命令フェッチを実行する。それ以外のパ
ラレルプロセッサは「スレーブ」マシンとして動作し、
単に与えられた命令ストリームを実行するだけである。 。インターフェース 第３０図に示すように、パラレルプロセッサ　１００〜
＋０３は、命令ポート３００４、グローバルポート３０
０５及びローカルポート３００６等の沢山のインターフ
ェース並びにプロセッサ間通信リンク４０を介してシス
テムの他の各部に接続されている。 命令ポート３００４はＭＩＭＤモードにおいてはそれ自
体の命令ＲＡＭ　１Ｏ−１（１０−５，１０−９または
１Ｏ−１４）に接統され、ＳＩＭＤモードにおいては、
他のバラｌ／　、＋１／　７’ロセツサの命令バスに接
続される。ＳＩＭＤ用として構成された場合は、　「マ
スターＪ　ＳＩＭＤパラレルプロセッサ１００のみがそ
の命令バス状にアドレスを出力する。また、命令ボート
３００４は転送プロセッサ１１にキャッ／ユミス情報を
伝送するのにも使用される。 グローバルボート３００５は、クロスバスイッチの全長
に亘って走るパラレルプロセッサ専用のバスに固着され
ている。このバスを経て、パラレルプロセッサはクロス
バスイッチが接続されたメモリｌＯのどのＲＡＭにもア
クセスすることができる。データの転送サイズは、一般
に８．ＩＢまたは３２ビツトである。このポートに関連
するコンテンション（競合）検出信号３２１０はクロス
バロジックによりドライブされ、　リトライを実行しな
ければならない時そのことを指示する。 ローカルボート３００Ｂは機能的にはグローバルポート
３００５と類似しているが、これがアクセスできるのは
、各パラレルプロセッサに物理的に対向する位置のクロ
スバスイッチが接続されたＲＡＭだけである。しかしな
がら、ＳＩＭＤモードにおいては、４本のローカルＰＰ
バス６を直列に接続して「共用」読み込みを指定し、す
べてのパラレルプロセッサ（またはその部分集合）に同
じデータを供することができる（ＲＡＫ　１０−０．１
０−２．１０−３またはｌｏ−４の中の１つから）。そ
の場合は、　「マスターＪ　ＳＩＭＤパラレルプロセッ
サ１００のみがデータのアドレスを供給する。 ＭＩＨＤ構成においては、ＰＰ（パラレルプロセッサ）
プログラムをロックステップ関係で実行できるようにな
っている。それには、プログラマがコードの該当部分に
ＬＣＫ及びＵＬＣＫのバウンドを付すことにより指示す
る。各パラレルプロセッサにつき１出力ずつからなる４
つの信号３０２０はこれらのパラレルプロセッサ間に伝
達されて、各パラレルプロセッサがこのようなコード部
分に遭遇している時そのことを指示する。パラレルプロ
セッサはこれらの信号をテストすることによってフード
を同期して実行することができる。 上に述べたように、グローバルポート３００５及ヒロー
カルボート３００６には、コンテンションが起こった時
及びリトライが必要な時を知らせるための信号３２１Ｏ
及び３２１１　（第３２図）が供給される。ＳＩＭＤモ
ードの構成になっている場合は、フンテンションの問題
がすべて解消されるまですべてのパラレルプロセッサは
命令実行を休止しなければならない。そのために、すべ
てのパラレルプロセッサ間には、いずれかのパラレルプ
ロセッサがコンテンションを検出した時アクティブ化さ
れる信号３００７が伝送されるようになっている。次の
命令は、この信号がイナクティブ化された時のみパラレ
ルプロセッサによってロードされる。この信号は、　「
マスターＪＳＩＨＤパラレルプロセッサ！００がキャッ
ンユミスを検出した時にもアクティブ化される。 ＭＩＨＤモード構成では、　信号３００７は無視される
。 ＳＩＭＤ＋１成の場合は、パラレルプロセッサ間にスタ
ックコヒーレンシー（コンンステンンー）が維持されな
ければならない。従って、条件付きコールを行う時には
、　「マスターＪ　ＳＩＭＤパラレルプロセッサ１００
から「スレーブＪ　ＳＩＭＤパラレルプロセッサ１０１
〜１０３へその条件が真であって、　「スレーブ」パラ
レルプロセッサ１０１乃至１０３は戻りアドレスをブツ
シュすべきであるということを指示する信号３００８が
必要である。 これ以外にＳＩＭＤコヒーレンシーが維持しなけらばな
らないのは、割込みが起こった時である。この条件を取
り込むために、　「マスターＪ　ＳＩＭＤパラレパラレ
ルプロセッサ＋００てアクティブ化される信号３００９
があり、　「スレーブＪ　ＳｔにＤパラレルプロセッサ
１０１〜１０３はこの信号を常時注視する。パラレルプ
ロセッサ１００〜１０３はすべてこの信号がアクティブ
状態の時割込み疑似命令ンーケンスを実行する。 もう一つの５１Ｍ０割込み関連信号３０１Ｏは、　「マ
スター」パラレルプロセッサ１００に「スレーブ」パラ
レルプロセッサ１０１〜＋０３がイネーブル化された割
込みを保留しているということを示す。　「スレーブ」
パラレルプロセッサ１０１〜１０３は、常時割込まれる
ことを予期すべきではないため、この信号によってＳＩ
ＭＤタスクに何らかの不具合が起こったことを指示する
ことができる。 各パラレルプロセッサには沢山の割込み信号３０１１が
供給される。これらの割込み信号は１つのパラレルプロ
セッサがメツセージ伝達のために他のパラレルプロセッ
サにより割り込まれるのを可能にするためのものである
。マスタープロセッサ１２もメツセージ伝達のため同様
にパラレルプロセッサに割り込むことができる。　　ま
た、マスタープロセッサ１２は、新しいタスクを与える
ためにも各パラレルプロセッサに割込みを掛けることが
できる。ｓｒＭＤｃｖ場合、ｒスレーブ」パラレルプロ
セッサ１０１〜１０３中の割込みロジックはスタックコ
ンシスチンノーのためにアクティブ状態に保たれなけれ
ばならず、割込みは若干具なる方法で処理されるが、こ
れについては後述する。 パラレルプロセッサはパケット要求が必要な時、信号３
０１２によって転送プロセッサに知らせる。転送プロセ
ッサはパケット要求が処理された時もう一つの信号　３
０１３によってそのことを指示する。 ＳＩＭＤ４１１成の場合、　「マスター」パラレルプロ
セッサ１００だけが転送プロセッサに対してパケット要
求を出力する。 Ｋｉ璽１ パラレルプロセッサのバス構成をか第３０図に示されて
いる。パラレルプロセッサは３つの主要装置、即チフロ
グラムフローコントロールユニット（プログラムフロー
制御装置）　３００２、アドレスユニット３００１及び
データユニツ）　３０００で構成されている。以下、こ
れらの各装置について個別に説明する。 プログラムフローフントロール（ＰＦＣ）ユニー／　）
３００２は、第３１図に示すように、プログラムカウン
タ３１００に関連するロジック、即ち命令キャッシュ制
御ロジック３１０１、ループ制御ロジック３１０２、ブ
ランチ／コールロジック３１０３及びＰＰ同期ロジック
３１０４を存する。このロジックは、パラレルプロセ−
／　サ（７）命令ＲＡＭ　１０−１．１０−５．１０−
９または１０−１４がらのオブフードのフェッチングを
制御する。また、キャッシュミスが起こると、このロジ
ックはコードをフェッチすることができるようにセグメ
ントアドレス及びサブセグメント番号を転送プロセッサ
に伝送する。 ＰＦＣユニット　３００２内にには命令パイプライン３
１０５がある。従って、ＰＦＣユニット３００２はアド
レスユニット３００１及びデータユニット３０００を制
御するのに必要な信号３１１２を発生する。あるオプコ
ードにより指 定された即値データはやはり命令パイプラインから抽出
され、必要に応じてデータユニットに送られる。 ＰＦＣユニット３００２には、割込みイネーブル（ＩＮ
ＴＥＮ）３１０７、割込みフラグ（ＩＮＴＦＬＧ）３１
０６及び割込みベクトルアドレス生成ロジックも設けら
れている。 このロジックはベクトルを読み込み、プログラムカウン
タ３１００及びステータスレジスタ（ＳＲ）３１０８ノ
内容をセーブしく退避させ）、また割込みルーティンへ
分岐するために、アクティブな割込みを優先させ、疑似
命令の７−ケンスをパイプライン３１０５に注入する。 パケット要求ハンドンエーク信号３１０２及び３１０３
もＰＦＣユニット３００２に接続される。 ＰＦＣユニット３００２はパラレルプロセッサの一部で
あり、その動作態様はＳＩＭＤモードの場合各パラレル
プロセッサ間で異なる。　［マスターＪ　ＳＩＭＤパラ
レパラレルプロセッサ１００なりとも通常の如く動作す
るが、　「スレーブ」パラレルプロセッサ１゜１−１０
３は各々のキャッシュロジック３０１８をディスエーブ
ル化し、現在フラグ３１０９をフラッシュする。 ループロジック３１０２．　　同期ロジック３１０４及
びパケット要求信号３１０２．３１０３もディスエーブ
ル化される。割込みロジックの動作態様は、すべてのパ
ラレルプロセッサの動作態様が同等になるよう修正され
る。 第３２図に示すアドレスユニツ）３００１は同一構成の
２つのサブユニット３２ｏｏ及び３２０１を育し、これ
らの各サブユニットは、　クロスバスイッチが接続され
たＲＡＭ　１０におけるデータ記憶場所の１６ビツト・
バイトアドレスを生成することができる。各サブユニッ
ト内には、４つのアドレスレジスタ３２ｏ２、４つのイ
ンデックスレノスタ３２０３．４つの修飾子レジスタ３
２０４、モジュロレジスタ３２０５及びＡＬＵ　３２０
６が設けられている。オブコードで２つの並列データア
クセスが指定されると、サブユニット３２００はグロー
バルポート３００５を介してアドレスを出力し、もう一
方のサブユニット３２０１はローカルボー）　３００Ｂ
を介してアドレスを出力する。アクセスが１つだけ指定
された時は、単一の共用ＳＩＭＤ読み込みが指定されて
いない限り、サブユニツ）３２００゜３２０１のどちら
からアドレスが出力されてもよい。 単一の共用ＳＩＭＤ読み込みが指定されている場合は、
「ローカル」サブユニット３２０Ｉよりアドレスを供給
する必要がある。 マタ、アドレスユニット３００１は、グローバルバス３
００５．ローカルバス３００６のどちらかまたは両方に
フンテンションが検出されるとりトライをサポートする
機能をも有する。 アドレス指定モードには、アドレスレジスタ修飾の有無
に従い、また短期即値によるかインテ、。 クスレジスタによるかでプレインデキノング（ＰＲＥ）
及びポストインデキシング（ＰＯ５Ｔ）がある。アドレ
スは、さらに、２の累乗モジュロの有無、ビット反転ア
ドレス指定の有無、及び共用ＳＩＭＤ読み込みによって
、データ空間またはＩ１０空間に入るよう修飾すること
ができる。 アドレスユニット３００１はまたグローバルポート３０
０５またはローカルボート３００Ｂ上のアライナ／抽出
器（ＡＬＩＧＮ／ＥＸＴＲＡＣＴ）３００３　　（第３
０図）をも制御する。これらのアライナ／抽出器３００
３は基本的にはＲＡＭ　１０へまたはＲＡＭ　１０から
のバイト、ハーフワードあるいはワードの転送を行わせ
るバイトマルチプレクサである。また、これらのアライ
ナ／抽出器３００３は非整合（ただしバイト整合された
）ハーフワードまたはワードをロードあるいは記憶させ
る。必要ならば、ロードのサインエキステンシ四ン（符
号拡張）も可能である。 データユニット３０００　（第３３図）は、８つのマル
チボートデータレノスタ３３００、フル３２ビツトのバ
レルンフタ（Ｂ、Ｓ、）　３３０１．３２ビツト　ＡＬ
Ｕ（演罪番論理装置）３３０２、左右両端ｒｌＪ　／　
ｒｌＪの数ロジック３３０３、除算反復ロジック及び１
８Ｘ　１６シングルサイクル乗算器（ＭＵＬＴ）３３０
４で構成されている。 また、データ伝送のため数個のマルチプレクサ３３０５
〜３３０９が具備されている。 さらに、多重ビクセル演算が可能なように特殊な命令が
入れられている。ＡＬＵ　３３０２は２つまたは４つの
同等の部分に分割可能で、これらの部分により加算、減
算、比較を実行することができる。 これらの演算に続いて、飽和、最大／最小、及び透過性
等を実行させるマージオペレージロンを行うことができ
る。これと同じロジックを用いると、急膨張、色圧縮及
びマスキング等のオペレーンロンも容易化することが可
能である。 データユニットの命令はすべてシングルサイクルで実行
され、またすべてレジスターツーΦレジスタオペレーン
ヨンである。これらの命令はすべて、クロスバスイッチ
に接続されたメモリｌＯからまたはメモリｌＯへ、　１
つまたは２つの別個にコード化されたロードまたは記憶
（ストア）をデータユニットのオペレーションと並行に
行うことを可能にする。即値命令が指定されると、それ
はオプコード中の並列移動を置換する。これら種々のオ
ペレーションは上記８つのデータレジスタ３３００以外
のレジスタを用いても実行することができるが、その場
合即値命令に関しては並列移動を指定することはできな
い。 ニム」Ｉ 第３０図に示すように、パラレルプロセッサにはそのデ
ータバスの全長に亘って走る４本のバス３０１４〜３０
！７が設けられている。これらのバスはすべてデータの
移動に用いられ、バス数（及びレジスタの読み出しボー
ト、書き込みポートの数）とデータユニットのオペレー
ションに許容されるソース及び行き先とのバランスを考
慮して妥当な数のバスが設けられる。 左端のバス　３０１４は１６ビツトの即値データ（左／
右の位置調整及び符号拡張後）データユニー／　）３０
００へ伝送する。また、このバスは即値データを人ＬＵ
　３３０２を通過させ、そこからレノスタ書き込みバス
３０１６へロードするのにも用いられる。 左から２番目のバス　３０１５はアドレスユニット３０
０１あるいはＰＦＣユニット３００２のいずれかのレジ
スタソースからデータユニット３０００ヘデータを伝送
する。また、このバスはグローバルポート３００５ヲ介
シてメモリＩＯへ送られるストアのソースデータを運ぶ
のにも使用され、さらにＡＬＵオベレーシーンと並行し
て起こるレジスタソ−ス 移動のソースをも運ぶ。 その右隣のバス３０１６は、メモリ１０からグローμ／
ｌ／　、＋！　−）　３００５を介していずれかのレジ
スタソ−スするため、及びデータユニットのオペレーシ
ョンの結果をいずれかのレジスタへ書き込むのに使用さ
れる。このバスは、バイブラインがコンテンション、同
期またはキャッシュミスの間体止する際ｏ−１’テータ
を一時的に保持するラッチ３０１８を具備している。 右端のバス３０１７は、　メモリ！０からまたはメモリ
１０ヘデータユニツトのレジスタ３３００のロードまた
はストアを行うために専らローカルボート３００Ｂによ
って使用される。このバスはデータユニットのレジスタ
３３００以外のレジスタは全くアクセスすることができ
ない。また、このバスは、バイブラインがフンテンシぼ
ン、同期又はキャッシュミスの間体止する際ロードデー
タを一時的に保持するラッチ３０１９を具備している。 パイプラインの パラレルプロセッサのバイブラインはフェッチ、アドレ
ス及び実行と呼ばれる３つのステージを有する。以下、
これらの各バイブラインステージについてそれぞれ簡単
に説明する。 「フェッチ」：　プログラムカウンタ３１００に入って
いるアドレスがセグメントレジスタ３１１ｏの内容及び
現在のフラグ３Ｉ０３と比較され、命令があればフェッ
チされる。プログラムカウンタ３１００は票後インクリ
メントされるかまたはループスタートアドレス（ＬＳＡ
）３１１１よりリロードされる。ＭＩＨＤ同期がアクテ
ィブ状態であれば、命令フェッチの許可または禁止が行
われる。 「アドレス」：命令が１つまたは２つのメモリアクセス
を要求すると、アドレスユニット３００１はこのステー
ジの間に所要アドレスを生成する。そのアドレスの上位
の５ビツトはコンテンション検出／優先順位指定のため
クロスバスイッチ２０に供給される。 「実行」：レジスタ・ツー・レジスタのデータユニット
３０００のオペレージ１ン及びその他のデータ移動はす
べてこのステージ中に行われる。クロスバスイッチアド
レスの上記の残りの１１ビツトはＲＡＭ　１０へ出力さ
れ、データ転送が実行される。コンテンションが検出さ
れると、それが解消されるまでこのステージがリピート
される。プログラムカウンタ３１００が行き先（即ちブ
ランチ、コールまたはリターン）として指定されると、
ＰＯ３１００はこのステージ中に書き込まれ、その結果
２つの命令の遅延スロットを生成する。 メモリ 各パラレルプロセッサは下記の３つの別個のメモリ空間
をアクセスする： ０６４メガバイトのオフチップのワード整合メモリ空間
（オンチップキャ、ンユより）；０８４キロバイトのオ
ンチップのクロスバスイッに接続されたメモリ１０．　
　この空間はデータ空間と称する； ０６４キロバイトのオンチップＩ１０空間、この中には
パラメータＲＡＭ　、　　メツセージレジスタ及びセマ
フォーフラグがある。 各パラレルプロセッサ１００〜１０３のｉ１０空間は互
いに分離されているので、コードはＩ１０空間をアクセ
スする時各パラレルプロセッサ対して一意のアドレスを
計真する必要はない。従って、各パラレルプロセッサは
同じ論理アドレスの自己のパラメータＲＡＭを見ること
になる。これはメツセージレジスタ及びセマフォーフラ
グについても同じである・　しかしながら、マスタープ
ロセッサは各パラレルプロセッサのＩ１０空間を一意に
アドレスすることができる。 上記メモリの６４キロバイトはあくまでも１つの実施例
であって、これを拡張したり変更したりすることが可能
なことはもちろんである。 プログラムフローフントロールユニー／　）プログラム
フローコントロール（ＰＦＣ）ユニット３００２　（第
３１図）はほとんどフェッチパイプラインステージで動
作し、命令パイプラインのローディングに影響を及ぼす
。しかしながら、命令パイプラインはＰＦＣユニツ）　
３００２内にあるので、このユニットはアドレス及び実
行パイプラインステージの時もアドレスユニット３００
１及びデータユニット３０００に対して信号３１１２を
発しなければならない。 また、ＰＦＣユニット３００２はアドレスユニット３０
０１カラコンテンンヨンが起こったということを示す信
号を受は取り、パイプラインを休止する。 立エユヱユＩ」 ５１２−命令キャッンユは４つのセグメントを存し、こ
れらの各セグメントは各々４つのサブセグメントよりな
る。従って、各サブセグメントは３２の命令を含むこと
になる。各サブセグメントには１つの現在フラグがある
。プログラムカウンタ３１００は２４ビツトであるから
、セグメントレジスタ３１１０は各々１７ビツトである
。また、命令オブフードは３２ビツト幅である。 命令ＲＡＭをアクセスするのに用いられる　９ビツトワ
ードアドレスはプログラム３１００の下位の７ビツトと
セグメントアドレス比較ロジック３１１３からの　２ビ
ツトから作られる。この比較ロジック３１１３はＲＡＭ
アクセスを著しく遅延させることがないよう迅速に動作
しなければならない。 プログラムカウンタ３１００の上位１７ビツトがセグメ
ントアドレスレジスタ３１１０の　１つと一致しない場
合は、セグメントミスが起こっている。最低使用頻度の
セグメントが選びだされて、ロジック３１１４によりト
ラッシュされ、そのサブセグメントの現在フラグ３１０
９がクリアされる。しかしながら、プログラムカウンタ
３１００の上位１７ビツトがセグメントアドレスレジス
タ３１１０の　１つと一致し、それに対応するサブセグ
メントのフラグがセットされていないばあいは、サブセ
グメントミスが起こっている。 いずれかの型のキャッンユミスが起こるとパイプライン
は休止され、キャソ７ユミス信号３１１５が転送プロセ
ッサ１１へ送られる。キャッシュミスアクノリッジ信号
が転送プロセッサエ１より供給されると、プログラムカ
ウンタ３１００の上位１７ビツト及びフィルすべきサブ
セグメントを表す４ビツトが転送プロセッサバスに出力
される。　（これには、パラレルプロセッサ命令バス（
水平バス７）、及び転送プロセッサバス（水平バス０）
の間のクロスバスイッチ接続０−３．０−８．０−１３
または０−１８が必要である）。そして、転送プロセッ
サアクノリッジ信号３１１５はイナクティブ化される。 そのサブセグメントが転送プロセッサＩｆによってフィ
ルされると、キャッシュフィルド信号３１１５がパラレ
ルプロセッサに送られて、対応するサブセグメントの現
在フラグ３１０９をセットし、パラレルプロセッサのキ
ャッシュミス信号３１１５をイナクティブ化して、命令
実行が再開される。 パラレルプロセッサがキャッシュミス要求の処理のため
に待機している時そのパラレルプロセ。 すに割込まれると、そのキャッシュミス処理は中止され
、これによって望まれていないコードの不必要なフェッ
チを防止するようになっている。 ＳＩＭＤ構成においては、　「スレーブＪパラレルプロ
セッサ１０１〜１０３の現在フラグ３１０９がクリアさ
れた状態に保たれ、キャッシュロジック３１０１は無視
される。　「スレーブ」パラレルプロセッサ１０１〜１
０３は、ＳＩＭＤ休止信号３００７がイナクティブの時
は常に命令（「マスター」パラレルプロセッサ１００に
より供給される）をパイプラインにロードする。　「マ
スター」パラレルプロセッサのキャッジ３３１０１は通
常の如く動作するが、これもＳＩＭＤ休止信号３００７
がアクティブの時は常にパイプラインを休止する。　（
このような条件は「スレーブ」パラレルプロセッサ１０
１〜１０３がコンテフシ１ンを検出すると生じる）。Ｍ
ＩＮＤ構成においては、　　ＳＩＭＤ休止信号はすべて
のプロセッサにより無視される。 パラレルプロセッサのキャッシュ３１０＋をフラッシュ
する能力はマスタープロセッサ１２によりアクセス可能
なメモリマツブトレジスタによって得ることができる。 このような機能は選択されたパラレルプロセッサのすべ
ての現在フラグをクリアする。 ェｙ二ニゲ」（〕 ここでは、専らアドレスユニット３００１用のロジック
を用いる代わりに、コンボリユーシヨンのようなオペレ
ーシゴンを速度を犠牲にすることなく適宜のアドレスに
よりフード化することができるようサイクルオーバーヘ
ッド零で実行する３つのネスト化されたループが設けら
れている。 この特徴をサポートするために、１６ビツトの３つのル
ープエンド（ＬＥ）値レジスタ３１１６〜３１１８．１
６ビツトの３つのループカウント（ＬＣ）レジスタ３１
１９〜３１２１．１６ビツトの３つのループリロード（
ＬＲ）値レジスタ３１２２〜３１２４、及び２４ビツト
の１つのループスタートアドレス（ＬＳ人）値レジスタ
３１１１等多数のレジスタが具備されている。これらの
３つのループ通のスタートアドレスが共通になっている
てんは制約要因であるが、この制約はもう２つ２４ビツ
トのループスタートアドレスレジスタを付加するだけで
解消することができる。 ループレジスタ３１１１及び３１１６〜３１２４をロー
ドするのに必要な命令の数は、ループ力つ／タレジスタ
３１１９〜３１２１を、これに対応するループリロード
レジスタ３１２２〜３１２４が書き込まれる時常に、同
時にロードすることによって減らすことができる。 このやり方で最大３つの命令を節約することができる。 この場合、セーブされたレジスタを復旧する、即ち文脈
スイッチ後に復旧する時は、ループリロードレジスタ３
１２２〜３１２４をループカウンタレジスタ３１１９〜
３１２１よりも前に復旧しなければならない。 ステータスレジスタ３１０８　（第３４図）には、ルー
プを幾つアクティブ化する必要があるかを示す２ビツト
（ビット２５．２４）が用意されている。　（最大ルー
ピング深さビットＭＬＤ）。また別の２ビツト（ピッ）
２３．２２）が現在のルーピング深さを示すために用意
され（現在ルーピング深さピッ）ＣＬＤ）、２ビツトデ
イクレメンタの形で実施されている。 これらのビットはループエンドアドレスレジスタ３１１
Ｇ〜３１１８の中のどれをプログラムカウンタ３１０゜
と比較すべきかを指示する。これらのＣＬＤピッノドは
リセットにより、またステータスレジスタ３１Ｏ８がブ
ツシュされていれば割込みによってゼロにクリアされる
（どのループもアクティブ状態でなくなる）。ループに
は最も外側のループを１として１から３までの番号が付
されている。ユーザはループロジックをアクティブ化す
るためにはＭＬＤビット及びＣＬＤビットを所望の値に
セットしなければならない。すべてのループが完了する
とＣＬＤビットは０になる。 ＣＬＤ　ビットはフェッチパイプラインステージの間ル
ープロジックにより自動的にディクレメントされるから
、ループ内の最後の２命令の間はステータスレジスタ３
１０８に書き込みを行うべきではない。 ループロジック３１０２がいったんアクティブ化される
と（ＣＬＤビットにゼロ以外の値があることにより）、
そのＣＬＤ　ビットにより指示される１６ビツトのルー
プエンドアドレスレジスタ（３１１８〜３１１８＋７１
中の　１つ）が各命令フェッチの間インクレメントされ
ていないプログラムカウンタ３１００と比較される。こ
の比較で一致の結果が得られる且つ対応するループカウ
ンタ（３１１９〜３１２１の中の　１つ）が　１でなけ
れば、ループスタートアドレスレジスタ３１１１の内容
がプログラム３１００にロードされ、ループカウンタ（
３目３〜３１２＋の中の　１つ）がディクレメントされ
、ＭＬＤ　ビットがＣＬＤビットにコピーされる。 しかしながら、インクレメントされていないプログラム
カウンタ３１００とループエンドアドレスレジスタ（３
１１８〜３１１８）は内容が等しく、対応するループカ
ウンタ（３１＋！］〜３１２１）の内容が　１であると
、ＣＬＤビットが　ｌだけディクレメントされ、対応す
るループカウンタ（３１１９〜３１２１）がそれに対応
するループリロードレジスタ（３１２２〜３１２４の　
１つ）よりリロードされ、プログラム３１００は次の命
令へインクレメントする。 ループエンドアドレスレジスタ３１１８〜３１１８ハ１
６ビツトしかないから、ループは　８４に命令より長く
てはならないということになる。また、現在使用中のル
ープエンドアドレスレジスタ（３１１８〜３１！８の中
の　１つ）の！６ビツト値の形でのループ外へのブラン
チまたはコールが偶然現れないかどうか注意すべきであ
る。ユーザはＣＬＤビットにゼロをセットしてこの点に
つき何ら問題がないことを確認するべきである。ループ
エンドアドレス比較は、ブランチまたはコールの２つの
遅延スロット命令の開割込みからのリターンを助けるた
めにディスエーブル化される。 フェッチパイプラインステージの間はループロジックが
作動するから、必要ならばルーピングとに１にＤ同期化
を結合することができる。ループの割込みは上記同様問
題ではない。ＳＩＭＤにおけるルーピングは「マスター
Ｊ　ＳＩＭＤパラレパラレルプロセッサ１００プロジッ
クによって制御される。この場合、「スレーブ」パラレ
ルプロセッサ１０１〜　＋０３のループロジックは、そ
れらのプログラムカウンタ３１００は無視されるのでや
はり動作可能である。 上記の構成については種々の構成要素を置換した実施例
が可能である。ややユーザに好意的なやり方は、　３つ
の比較器付２４ビツトループエンドレジスタ及び３つの
２４ビツトループスタートアドレスレジスタを具備する
ことである。各ループはステータスレジスタ中の　１つ
のビットによりイネーブル化することができる。 共通タスクに対して作用するＭＩＨＤプログラムを実行
する時は、通常プロセッサ間で通信する必要がある。こ
のシステムは、　「ルース（疎）」通信のためのメツセ
ージ伝送及びセマフォーをサポートするが、密接に結合
された（密結合）プログラムを実行する時は情報交換を
サイクル単位ベースで行う必要がある。この場合は同期
実行が役に立つ。 各パラレルプロセッサの同期ロジック５ＹＮＣ／ＰＰ＃
３１０４のレジスタには各パラレルプロセッサに対して
　１つずつ　４ビツトが設けられている。ある　１つの
パラレルプロセッサを同期させる他のパラレルプロセッ
サは、そのプロセッサのレジスタのそれらのパラレルプ
ロセッサに対応するビットに「１」を書き込んで指示す
る。同期させる予定の他のプロセッサについても、これ
と同様に各々の５ＹＮＣ／ＰＰ＃３１０４のレジスタの
該当するビットをセットする。 同期して実行することが望ましいコードは　ＬＣＫ（ロ
ック）及びＵＬＣＫ　（アンロック）命令出バウンドす
ることにより指示される。ＬＣＫに続＜　ＵＬＣＫまで
の命令（ＵＬＣＫを含む）は他のパラレルプロセッサと
ロックステップ関係で実行される。従って、同期した各
パラレルプロセッサでは、ＬＣＫ命令とυＬＣＫ４＋令
との間の命令は同数でなければならない。 同期されたコードが実行されていると言う情報はステー
タスレジスタ３１０８のｒＳＪビット（ビット２６）に
より記録される。このビットは、それぞれＬＣＫまたは
ＵＬＣ：に命令のアドレスパイプラインステージのマス
ターフェーズまではセットまたはリセットされないが、
ＬＣＫまたはυＬＣＫ命令はスレーブフェーズの間欠の
命令のフェッチに影響を及ぼす。このビット２６は、　
リセットにより、またステータスレジスタ３１０８がブ
ツシュされている場合は割込みによってクリアされる。 パラレルプロセッサはＬＣＫ命令（アドレスパイプライ
ンステージのスレーブフェーズによりデフードされる）
に遭遇すると、同期されたコードを実行中であるという
ことを指示する信号４０を他のパラレルプロセッサ１０
０〜１０３に出力する。次に、パラレルプロセッサは同
期関係を欲する他のパラレルプロセッサからの入力同期
信号をＡＮＤ処理し、その結果これらのプロセッサがす
べて同期信号４０を出力している時のみ次の命令がパイ
プラインヘフェッチされる。この動作は、同期している
すべてのパラレルプロセッサは同じ一致同期信号群がア
クティブ状態でなければ処理動作を行わないので、これ
らすべてのプロセッサで同時に実行される。そのため、
異なる　２つのＭＩＭＤタスクは、各々他方の同期信号
を無視するので、同時にランすることができる。 また、同期されるのは命令フェッチであるから、同期さ
れたコードに割込みを掛けることが可能である。この割
込みはパラレルプロセッサの同期信号４０を直ちにイナ
クティブ化させる。キャッシュミス及びコンテンション
はほぼ類似の結果をもたらし、ハードウェアをインステ
ップ状態に保持する。ただし、コンテンションの場合は
、コンテンジョンが生じた命令に統（２つの命令がパイ
プライン中にフェッチされてからパイプラインが休止す
る。 アイドル（ＩＤＬＥ）命令を同期されたコードに入れて
、あるパラレルプロセッサが割込みされた後その割込み
ルーティンから復帰するまで、同期されたすべてのパラ
レルプロセッサのオペレーンジンを休止させることも可
能である。 同期されたコードに割込みを掛けることができるように
する必要があるため、いずれか１つのプロセッサのプロ
グラムカウンタＰＣ３１００を行先として指定した命令
は、すべて状態レジスタのＳビットの作用を直ちにディ
スエーブル化（無効化）するが（ＵＬＣＫ命令と同じタ
イミングで）、Ｓビットはセット状態を保持する。いっ
たん２つの遅延スロット命令が完了すると、Ｓピッ）　
（２Ｇ）の作用が再びイネーブル化（存効化）される。 このメキャニズムによれば同期された遅延スロット命令
に割込みが掛けられなくても何ら問題はない。そのため
に、同期ロジック３１０４はブランチ（分岐）、コール
（呼出し）及びリターン（復帰）を単一の命令として取
り扱う（２つの遅延スロット命令が続＜　ＰＣ３１００
ロードとして実行される）。同期信号４０は２つの遅延
スロット命令の間イナクティブ化され、これらの命令は
同期信号４０を見ることなくフェッチされる。ＬＣＫ命
令が遅延スロットに入れられた場合、その効果は遅延ス
ロット命令が実行された後に発揮される。同期されたル
ープは、その「ブランチ」は実行ステージではなくフェ
ッチパイプラインステージで働くので、通常のコード同
様の挙動を示す。 同期の作用の仕方の一例が第２３図に示されている。こ
の場合、パラレルプロセッサ１０２（ＰＰ２）トパラレ
ルプロセッサ＋０１（ＰＰＩ）　　は、ＡＯとＡＩがそ
れぞれ各パラレルプロセッサ１０１及び１０２に同じア
ドレスを有していると仮定すると、各々のデータＤＯレ
ノスタの内容を交換する。ここで、また、人０とＡ１は
フンテンションを避けるために互いに異なるＲＡＭを指
示するものと仮定する。　（同じＲＡＩＩを指示しても
有効に作動するが、余分のサイクルが必要である）。 この例では、ＰＰＩは、ＰＰ２がそのＬＣＫ命令に達し
てから１サイクル後にＬＣＫ命令に達する。このように
、ＰＰ２は１サイクル待機する。そして、これらのパラ
レルプロセッサは同時に記憶を行うが、ＰＰ２は、ロー
ド命令をフェッチする時キャッシュミスを起こす。両パ
ラレルプロセッサはこのキャッンユミスが転送プロセッ
サＩ＋によって処理されるまで待機する。その後、これ
らのプロセッサは同時に且つ同じようにｔｌＬｃＫをロ
ードする。次いでＰＰＩが命令４をフェッチする時にキ
ャッシュミスを起こすが、これらのプロセッサは今度は
アンロックされているので、ＰＰ２は妨害されることな
く動作し続ける。 この簡単な例は命令ｌと２を組合せ、また命令２と３を
組み合わせることによって更に簡単化することができる
。　（即ち、ＬＣＫＩＩ　ＳＴの後にＵＬＣＫＩ　ＩＬ
ＤＷを続ける）。このやり方でまさしくロードは同期さ
れるが、ここで必要なのはそのことだけである。 ＳＩＭＤモードでの同期は、その方式自体がもともと同
期性を含んでおり、ＬＣＫ及びＵＬＣＫ命令が目的を持
たず、従ってコード化されたとしても何ら作用しない。 ステータスレジスタ３１０８のＳビット（２６）は、た
とえプログラムで「１」にセットされているとしても何
の効果もない。 割゛み　びリターン プログラムカウンタ３１００がロードされた後において
は、　２つの遅延スロットの開割込みはロックアウトさ
れなければならない。これによってプログラムカウンタ
３１００の現在の値とブランチアドレスを共にセーブし
、　リターンで回復させなければならないというような
事態を防ぐことができる。 プログラムカウンタ３１００のロードは遅延スロット命
令の間禁止されるが、ユーザがそれでもこのようなロー
ドを実行するような場合、ロックアウト期間は延長され
ない。そうでないと、割込みがいつまでもロックアウト
されることが起こり得るからである。 多くのプロセッサとステータスレジスタ３１０日にはグ
ローバル割込みイネーブルビット（２７）（１）がある
。ユーザは、このビットをセット／リセットすることに
よってマスタータスク割込み及びＩＬＬＯＰ（違法オプ
コード）割込みを除くすべての割込みをイネーブル／デ
ィスエーブル化することができる。このビット（２７）
は、　リセットにより、またステータスレノスタ３１０
８がブツシュされていれば割込み疑似命令によってクリ
アされる。 割込みからのリターンはシーケンス　ＰＯＰ　ＳＲ，Ｐ
ＯＦ　ＰＣ，ＤＥＬＡＹＩ、　ＤＥＬＡＹ２によって実
行される。この場合、ステータスレジスタ３＋０８ノ１
（２７）、　５（２Ｂ）。 及びＣＬＤ（２３）、　（２２）の各ビットはＤＥＬＡ
Ｙ２命令の前にＰＯＰ　ＳＲによってロードされるが、
その作用はブランチ（ＰＯＰ　ＰＣ）命令が完了するま
で抑止される。 これによってリターン完了前に作用が現れるのを防止す
る。 パラレルプロセッサ１００〜＋０３は、各々最大１６の
割込みソースを用いることができるようになっている。 これらの中　８つのソースは割込みが指定されており、
他のソースは将来の拡張のために残しである。 ここで指定された割込みは下記の通り である。 マスタータスク １１ｏｐ ＳＩＭＤエラー １１ａｄｄ コンテンション バケツ ト要求 マスタープロセッサがパラレル プロセッサ１００〜１０３に新しい タスクをランするよう要求する （常にイネーブル化（許可）さ れる） 違法オブコードが検出された （常にイネーブル化される） 「マスターＪ　ＳＩＭＤ　ＰＰ１００に：（７）　ミ適
用れる。　３つの「スレーブ」 ＰＰｌ０Ｉ〜　＋０３のすべてのイネーブル化された割
込みの０１？（論理 和） 存在しないオンチップアドレス がアクセスされた コンテンションが検出された。 コンテンションを通常のやす方 で解消した後側込みを行う 転送プロセッサがＰＰのバケット 要求連係リストを使い切った （イブジースト） マスター　　　　マスタープロセッサ１２がＰＰのメメ
ッセージ　ッセージレジスタに書き込みを行う時生じる ＰＰＯメツセージ　ＰＰＯがＰＰのメツセージレジスタ
に書き込みを行う時生じる ＰＰＩ　メツセージ　ＰＰＩ　がＰＰのメツセージレジ
スタに書き込みを行う時生じる ＰＰ２メツセージ　ＰＰ２がＰＰのメツセージレジスタ
に書き込みを行う時生じる ＰＰ３メツセージ　ＰＰ３がＰＰのメツセージレジスタ
に書き込みを行う時生じる ■」Ｌ欠ｙ」二と１ 割込みは　２つのレジスタ、即ち割込みフラグレジスタ
３１０６（ＩＮＴＦＬＧ）及び割込みイネーブルレジス
タ３１０７（ＩＮＴＥＮ）によって制御される。 割込みイネーブルレジスタ３１０７は、各々対応するビ
ットがハードワイヤードで「１」にセットされたマスタ
ータスク及びＩＬＬＯＰ割込みを除き、各別込み毎に個
別のイネーブルビットを有する。このレジスタはリセッ
トによりオールゼロにクリアされる（「１」にハードワ
イヤードされたビットを除く）。ビット１５〜ビツト０
は使用されない。 割込みフラグレジスタ３１０６は各別込みソース毎に個
別のイネーブルビットを存する。このフラグはそれぞれ
単一サイクルの間アクティブ化されるソース信号により
ラッチされる。このレジスタはリセットによりオールゼ
ロにクリアされる。ビット１５〜０は使用されない。保
留のマークが付されているビットも「０」にハードワイ
ヤード接続される。すべてのフラグは「１」を書き込む
ことによってクリアされる。　「０」を書き込んでも何
の効果もない。これによって、必要ならば、割込みを生
成する代わりにフラグをソフトウェアによってポーリン
グ及びクリアすることができるようになっている。割込
みが行われると、対応するフラグがハードウェアによっ
て自動的にクリアされる。 フラグがソースによってセットされようとしており、こ
れと同時にクリアされようとしている場合は、セットが
優先する。 割込みフラグレノスタ３１０６は、ステータスレジスタ
３１０８の　Ｒ（（リストアレジスタ）ビット（＋９）
カセットされておれば、通常のデータレジスタと同様「
０」及び「１」を用いて書き込むことができる。これに
よってタスク状態復元ルーティンは割込み状態を復元す
る事ができる。 ステータスレジスタ３１０８の１ビツト（２７）をセッ
トさせることにより割込みがイネーブル化（許可）され
ると、それらの割込みには優先順位が指定される。セッ
トされるフラグを有するイネーブル化された割込みはす
べて優先され、すぐ次の機会に割込みが生成される。こ
の場合、下記のような３つの疑似命令のシーケンスが生
成される：■　割込みベクトルのアドレスを生成し、プ
ログラムカウンタ（ＰＣ）３１００内ヘフエツチしくま
ずｐｃをＲＥＴ　３１０３ヘコビーする）、割込みフラ
グレジスタ３１０６内のフラグを同時に再セットされる
場合を除きクリアする：■　ＲＥＴ　３１０３をブツシ
ュする；■　ステータスレジスタ（ＳＲ１３１０８をブ
ツシュし、　５Ｒ３１０８の５（２Ｂ）、　　＋（２７
）及びＣＬ［１（２２）、　　（２３）ビットをクリア
する。また、これらのビットに対応する動作、機能を実
行ステージが完了するまでディスエーブル化スル。 コンテンション解消は、上記シーケンスによりサポート
されなければならないので、実行には３サイクル以上が
必要な場合がある。同様に、割込みルーティンの最初の
　２つの命令のどちらかに対するキャッンユミスは、パ
イプラインを休止させる。 割込みベクトルはパラレルプロセッサ自体のパラメータ
Ｉ？ＡＭＩＯよりフェッチされる。これらのベクトルは
、パラレルプロセッサ１００〜１０３の各々に対して同
じ論理アドレスに存在するから、これらの各パラレルプ
ロセッサ１００〜！０３の割込みロジックは同じベクト
ルアドレスを生成する。 割込みルーティンの最初の２つの命令はどちらもＬＣＫ
命令であってはならないと言うのはバイブライン処理の
ためである。同様の理由で、上記の第３の疑似命令の実
行ステージがが完了するまで割込みロジックは割込み３
１０［ｉ、同期ロジック３１０４及びループロジック３
１０２をディスエーブル化しなければならない。これに
よって割込みルーティンの最初の２つの命令のフェッチ
ングの間これらのロジックの機能がアクティブ化される
のを防いでいる。 割込みは、ＳＩＭＤモードの場合にＩＭＤモードの場合
とは幾分具なる扱いがなされる。ＳＩＭＤモードにおい
ては、スタックコヒーレンシーを維持するためニ、「マ
スター」パラレルプロセッサ１００からスレーブ」パラ
レルプロセッサ１０１〜１０３へは割込みを受けている
ということを指示する信号が送られる。この信号は「ス
レーブ」パラレルプロセッサ１０１〜１０３に各々の割
込み疑似命令のシーケンスを実行させる。プログラムカ
ウンタ３１００はいずれにしても無視されるので、どの
割込みベクトルをフェッチするかは全く問題ではない。 また、ＳＩＭＤ構成では、逆に「マスター」パラレルプ
ロセッサ１００へ「スレーブ」パラレルプロセッサ１０
１〜１０３がイネーブル化された割込み事象を検出した
ということを示す信号を送る必要がある。その事象は、
例えばフンテンシ璽ン、違法アドレスアクセスあるいは
メツセージ割込み等である。これらはいずれもエラーと
なることはほとんど確実であるから、それらの事象は「
マスター」パラレルプロセッサ＋００上で唯一の割込み
レベルにより処理される。　「スレーブ」パラレルプロ
セッサ＋０１−１０３カら「マスター」パラレルプロセ
ッサ＋００へ　１つの信号３０ＩＯが供給されているが
、これは全部の「スレーブ」パラレルプロセッサ１０１
−１０３のイネーブル化割込みの論理和（ＯＲ）信号で
ある。割込みを出しているスレーブ１０１〜１０３は、
　「マスター」・ツーψ「スレーブ」への割込み信号３
００９が有効（アクティブ）になるまで割込み疑似命令
を実行しない。 ＳＩＭＤ休止信号３００７がアクティブの時割込みが発
生すると（「マスターＪパラレルプロセッサ＋００より
）、「マスター」會ツ一番「スレーブ」割込み信号３０
０９の送出は、休止の原因が取り除かれるまで遅延され
る。休止の原因がキャッンユミスであるば、そのキャッ
シュミスが解消されるとすぐに割込みを行うことができ
る。 ブランチ　　フール ブランチ及びコールはプログラムカウンタ（ＰＣ）３１
００に書き込みを行うことにより実行される。ＰＣ３１
００は他のパラレルプロセッサのレジスタと同様にアド
レス指定可能なレジスタであり、ブランチアドレスはＰ
Ｃ３１００に書き込まれ、ＰＣ＋１という値がリターン
アドレスレノスタ（＋？ＥＴ）　３１０３にコピーされ
る。これははブランチが実際はコールであったばあいの
りターンのために必要な値である。次に、このＲＥＴレ
ジスタ３１０３は、コールの中に組み入れるために遅延
スロット命令のいずれかによってスタック状にブツシュ
されるようプログラムされる。 条件付きコールができるようにするために、条件付きで
リターンアドレスをブツシュする命令が用意されている
。これはブランチが行われている場合に実行されるだけ
である。 前にも述べたように、プログラムカウンタ３１００を行
き先として指定する命令は、　２番目の遅延命令がフェ
ッチされるまで割込みをロックアウトする。これによっ
てブランチアドレスまたはリターンアドレスあるいはそ
の両方が消失してまうような問題を防止することができ
る。上記の期間中は同期もディスエーブル化されるが、
これについても既に述べた。ループロジック３１０２が
余りにも早くアクティブ化されることによる割込みから
のリターンに付随する問題を防ぐため、上記２つの遅延
スロット命令の間はループエンドアドレス比較もディス
エーブル化される。 ステータスレジスタ ステータスレジスタ３１０８はＰＦＣユニット内に設け
られ、構成は第３４図に示されている。以下、各ビット
の機能について説明する。 先ず、　Ｎ（否定ピッ））（３１）は結果が否定の時一
部の命令によりセットされる。ソフトウェアでのこのビ
ットへの書き込みは通常の否定結果セツティング機構を
オーバーライドする。 Ｃ（キャリービット）　（３０）はキャリーが起こった
時一部の命令によりセットされる。ソフトウェアでのこ
のビットへの書き込みは通常の結果キャリーセツティン
グ機構をオーバーライドする。 ■（オーバーフロービット）　（２！１）はオーバーフ
ローが起こった時一部の命令により書き込まれる。 これは永久ラッチされるオーバーフローではない。 このビットの値は、これをセット／リセットする次の命
令が実行されるまでしか保持されない。ソフトウェアで
のこのビットへの書き込みは通常の結Ｊ％オーバーフロ
ーセツティング機構をオーバーライドする。 ２（ゼロビット）　（２８）は結果がゼロの時一部の命
令によりセットされる。ソフトウェアでのこのビットへ
の書き込みは通常のゼロ結果セツティング機構をオーバ
ーライドする。 １（割込みイネーブルビット）　（２７）は、グローバ
ル割込みイネーブルビットで、リセット及び割込みによ
りゼロにセットされる。これは割込みイネーブルビット
がセｙ）されたすべての割込みを許可する。通常のバイ
ブライン遅延のために、このビットの値の変更は実行ス
テージが完了するまで何の効果ももたらさない。 Ｓ（同期コード実行ビット’Ｉ　（２Ｂ）は、同期ＭＩ
ＨＤフード実行が稼働中であることを示すビットで、リ
セット及び割込みによりゼロにセットされる。 命令は、同期ロジック５ＹＮＣ／ＰＰ＃　３１０４のレ
ジスタ中の同期（ＳＹＮＣ）ビットにより指示されるす
べてのパラレルプロセッサがアクティブな同期信号４０
を出力している時にフェッチされるだけである。このビ
ットの値はＳＩＭＤ構成では無視される。 ＭＬＤ　（最大ルーピング深さビット）　（２４）及び
（２５）ハ、何Ｗ類のレベルのループロジックが稼働し
ているかを示すビットで、リセットによりゼロにセット
される。００はルーピングがないことを示し、０１はル
ープ１だけ、１０はループ！と２．１１は３つのループ
全部がアクティブであることをそれぞれ示す。 ＣＬＤ　（現ルーピング深さビット）（２２）及び（２
３）は、現在どのループエンドレジスタがプログラムカ
ウンタと比較されているかを指示するビットで、リセッ
トによりゼロにセットされる。００はルーピングがない
ことを示し、０１はループエンド　ＬＩＯはループエン
ド　２．１１はループエンド３をそれぞれ示す。これら
のビットは、　リセットによりゼロにセットされ、ステ
ータスレジスタ３１０８がブツシュされていれば割込み
によりゼロにセットされる。 Ｒ（復元レジスタビット）　（１Ｂ）は、タスクスイッ
チ後ハードウェアの状態を復元する時に用いられるビッ
トで、りせっとによりゼロにセットされる。このビット
は、　「１」にセットされていると、通常のレジスタと
同様に「１」及び「０」による割込みフラグレジスタ３
１０６への書き込みを可能にし、またメツセージレジス
タを新しいメツセージ割込みを生じさせることなく復元
させる。このビットは、また、同様の理由でステータス
レジスタ３１０８のＱピッ）　（＋７）への書き込みを
許可する。従って、この　Ｒビット（１９）はタスク復
元ルーティンでのみ用いられる。 Ｕ（アップグレードパケット要求優先順位ピッ）　）（
１８）は、通常のバックグラウンド優先順位のパケット
要求をフォアグラウンドに上げるのに用いられ、　リセ
ットによってゼロにセットされる。 このビットの値は転送プロセッサ１１へ伝送され、Ｑビ
ットの値と共に転送要求の優先順位を決定するために用
いられる。このビットはソフトウェアによりリセットさ
れるまでセット状態に保持される。 Ｑ（待機パケット要求ビット’）　（１７）は、パラレ
ルプロセッサがパケット要求の待機中であるということ
を示すビットで、　リセットによりゼロにセットされる
。このビットはステータスレジスタ３１０８の　Ｐビッ
ト（１Ｂ）に「１」が書き込まれた　Ｉサイクル後にセ
ットされる。このビット（１８）の値は転送プロセッサ
１１に伝送され、　Ｕビットの値と共に転送要求の優先
順位を決定するのに用いられる。 コノビットは、パラレルプロセッサのパケット要求の連
係リストがいったん使い切られると、転送プロセッサ！
■によりクリアされる。このビットが転送プロセッサ１
１がこれをクリアしようとするのと同時にソフトウェア
が（Ｐビット（１６）を介して）これをセットしようと
している場合は、セットが優先される。このビットへの
直接書き込みは、ステータスレジスタ３１０８の　Ｒビ
ット（１９）が、　「１」またはｒＯＪを書き込むこと
ができる時、セットされていない限り何の作用ももたら
さない。このビットは不必要なパケット要求をデキュー
するのに用いることができるが、割り込まれたタスクを
復元するのにより多く必要である。 Ｐ（パケット要求ビット）　（１Ｂ）は、ステータスレ
ジスタ３１０８の　Ｑビット（１７）をセットするのに
用いられるワンショットの短サイクルビットであり、リ
セットによってゼロにセットされる。このビットは転送
プロセッサ１１へパケット要求を発動させる。このＰ／
Ｑビットメキャニズムは、パケット要求が読み出しと書
き込みの間に転送プロセッサＩ＋によりクリアされてい
る場合に、偶発的にパケット要求を発動させることなく
ステータスレジスタ３１０８上で読み出し一変更一書き
込みオペレージジンができるようにするためのものであ
る。 ステータスレジスタ３１０８の使用されていないビット
はすべて「０」として読まれる。将来とも装置互換性（
デバイスコンパティビリティ）を維持するために、これ
ら未使用ビットには「０」のみを書き込むべきである。 ロ　インデイケータ ４つの同期（ＳＹＮＣ’）ビットはにＩＭＤパラレルプ
ロセッサを殿パラレルプロセッサに同期させたいかを指
示するために用いられ、リセットによってゼロにセット
される。ＬＣＫ及びＵＬＣＫ命令によりバウンドされた
コードを実行する時は、対応する同期ビットの「１」に
より指示されたすべてのプロセ。 すが同期信号４０を出力しない限り、命令フェッチは処
理されない。これらのビットの値は５１１１１０構成で
は無視される。 ２つのＰＰ＃ビットはパラレルプロセッサ１００〜１０
３の各々に一意的に割り当てられている。これらのビッ
トは、ソフトウェアが度のパラレルプロセッサをランし
ているのかを判断することができるよう、従って正しい
一意アドレスを計算できるようハードワイヤード方式に
なっている。これらのビットへ書き込みを行っても何の
作用ももたらさない。 これらのビットのコーディングは、００−パラレルプロ
セッサ（ＰＰ）０１００．０ｌ−ＰＰＩ　１０１．１Ｏ
−ＰＰ２１０２及び１ｌ−ＰＰ３１０３　という関係に
なっている。 ＰＰ０１００は［マスターＪ　ＳＩＭＤである。これに
対応スルパラレルプロセッサのローカルクロスバスイッ
＋ＲＡＭ（ＤスタートアトＬ／Ｘは：００００ｈ−ＰＰ
Ｏ１００゜２（１００ｈ−ＰＰＩ　１０１．４０００ｂ
−−Ｐ２　＋０２及び５ＯＯＯｂ−ＰＰ３１０３である
。 パイプライン制御はそれほど簡単ではない。その理由は
、下記のように沢山の並行オペレーン１ンが互いに関係
し合っているからである。 対応するキャッシュ管理による命令フェッチ；色々す７
１’レス指定方式によるアドレス生成；独立のコンテン
シロン解消によるクロス／＜　スイッチアクセス； メモリ転送； プログラムカウンタロード／インクレメントによるルー
プアドレス比較； ループカウントディクレメント／リロード；ルーピング
深さディクレメント／リロード；マルチブライ； ンフト； 加算／減算； 他のパラレルプロセッサとの同期； 割込み検出／優先順位指定。 線形コードの端的な実行において「異常」を生じさせる
パイプライン「事象」は下記の通りである： 命令キャッシュミス； グローバルバスまたはローカルバスあるいはそ］双方に
おけるコンチンシロン： ループ； ブランチ及びコール； 割込み； アイドリング； 同期。 以下、これらの事象について図解的に説明する。 以下の説明中ｒｐｃ＋ＩＪ及びｒｐｃＪという略号は、
それぞれ、プログラムカウンタ３１００が正常にインク
レメントされるか、されないかを示す。マーキングしで
あるパイプライン境界は、スレーブクロックフェーズ及
びこれに続くマスタークロッタフエース、即ちｌ　　ｓ
：ｒｍ　　Ｉよりなるステージである。 サイクルを何回でも繰り返すことができる場合はｒｌ、
、、＋Ｊで示しである。 キ　　シュミスパイプラインシーケンス第３５図にキャ
ッシュミス用のパイプラインシーケンスを示す。この場
合、キャッシュミスはスレーフッニーズの間に検出され
、これによってパラレルプロセッサの同期信号４ｏがイ
ナクティブになり、５ＩＨＤ休止信体３００７がアクテ
ィブになり、プログラムカウンタ３１００はインクレメ
ントされず、パイプライン３１０５はロードされない。 パイプラインは休止する。前の命令はそのままアドレス
を生成し続けるが、アドレスレジスタ３２ｏ２は変更す
れない。その前の命令はそのままデータユニットのオペ
レージ震ンをリピートし続けるが、結果は記憶していな
い。しかしながら、クロスバスイッチアクセスは、スト
アの場合はメモリに対して、またロードの場合は一時保
持ラッチ３０１８及び３０１９に対してコンプリートに
行われる。これらのアクセスは、それ以後の実行ステー
ジの反復時には実行されない。 キャッシュミス処理要求信号３１１５は転送プロセッサ
１１へ送られる。パラレルプロセッサ１００〜０３はそ
の信号の受信応答（アクノリッジ）が得られるまで待機
し、受信応答が得られたならばキャッシュミス情報を転
送プロセッサ１１へ転送する。 そして、パラレルプロセッサ１００〜１０３は現フラグ
が転送プロセッサ１１からの信号によってセットされる
まで再度待機する。現フラグがいったんセットされると
、同期信号４０は再度アクティブになることができ、Ｓ
ＩＭＤ休止信号３００７がイナクティブになって、命令
フェッチング及びＰＰ３１０３のインクレメント動作を
再開することができる。これによってアドレスユニット
３００１及びデータユニット３゜００はリリースされて
、各々のオペレーションを完了する。また、−時保持ラ
ッチ３０１８及び３ｏ１９から各々の行き先レジスタへ
のロードがフンブリートに行われる。 キャッシュミス中に割込みが起こったすると（これは定
義によってＰＣ３１００のロード後２つの遅延スロット
命令中には起こらない）、キャッンユミス処理要求償号
３１１５をイナクティブにすることによりそのキャッシ
ュミスは打ち切られる。これによって、その時必要では
ないかも知れないコードがフェッチされるのを待つよう
な無駄を防ぐ。転送プロセッサ１１は、キャッシュミス
処理要求信号３１１５がイナクティブになったことを検
知すると、キャッンユミス処理の実行を中止する。 コンテンション　　バイプラインンーケンスコンテンシ
ジン解消のためのパイブラインシーケンスを第３６図に
示す。この例では、ローカルバス３００Ｇ及びグローバ
ルバス３００５の両方でフンテンシランが見られる。こ
こで、コンチン／ジンは、２つ以上のパラレルプロセッ
サのローカルボート３００６またはグローバルボート３
００５あるいはその両方が同じメモリ内にあるアドレス
を同時に出力している状態と定義される。それらの対象
はロードまたはストアあるいはその両方の如何なる組合
せでもよい。コンテンションは、実行パイプラインステ
ージのスレーブフェーズの間にクロスバスイッチまたは
信号３２１Ｏ及び３２！２によりローカルポー）　３０
０Ｇ及びグローバルボート３００５のロジックへ知らさ
れる。パラレルプロセッサの同期信号４ｏはイナクティ
ブになり、ＳＩＭＤ休止信号３００７はアクティブにな
る。 実行パイプラインステージがリピートされ、ボート３０
０５及び３００１ｉはアドレスパイプラインステージで
アドレスユニットにラッチされたアドレスをそれぞれ再
出力する。これが首尾よ（行われると、メモリｌＯへス
トアがコンプリートし、−［Ｉ保持ラッチへロードがコ
ンプリートする。実際は、ロードだけは第１ポートの保
持ラッチ３ｏ１８及び３０＋９に対して行われ、フンテ
ンシランを解消する。第２ポートは、ロードの場合、直
接行き先レジスタの中ヘコンブリートすることができる
。 この例では、ローカルバス３００６は最初のりトライで
成功する。それがストアの場合は、そのままメモリＩＯ
へ入り、ロードであれば、データは一時保持ラッチ３０
１９へ書き込まれる。この例のグローバルバス３００５
は２回リトライしてからやっと転送に進寥ができる。 リトライが実行される一方で命令フェッチングは終わっ
ている。コンテンションが検出される前に次の命令がフ
ェッチされたが、コンテンションが完全に解消されるま
で実行は開始されない。次の命令が繰り返しフェッチさ
れるが、パイプラインにはロードされない。 フンテンションが解消されると、同期信号４０は再度ア
クティブになることができ、ＳＩＭＤ信号３００７はイ
ナクティブになり、命令フェッチングの再開が可能とな
る。 ループ　　バイプラインンーケンス ループ制御のためのパイブラインシーケンスが第３７図
に示されている。この例では、ループは１つだけ定義さ
れている（ループエンドレジスタ１（３１１８）、ルー
プカウントレジスタ＋（３＋！９）及びループリロード
レジスタ＋（３１２２）を用いる）。このループは２つ
の命令を含んでおり、ループ開始前のカウンタ値は２で
ある。これらの原理は３つのすべてのループにも適用可
能である。 図示の例では、プログラムカウンタ３１００が（スレー
ブフェーズの間に）ループエンドレジスタ３１１６と内
容が等しいことが判明すると、ループカウンタ３１１９
は「１」と比較される。これは等しくないから、プログ
ラムカウンタ３１００はスタートアドレスレジスタ３１
＋１よりリロードされ、ループカウンタ３１１Ｂはｌだ
けディクレメントされ、現ルーピング深さビット３１０
８　（ビット（２２）及び（２３））が最大ルーピング
深さビット３１０８　（ビット（２４）及び（２５））
よりリロードされる（この例では、ｃＬＤ　ビットは変
化しない）。 次に、ループ再度リピートされるが、今度はルーフ’の
終わりが検出され、ループカウンタ３１１９はｒｌＪで
あるので、プログラムカウンタ３１００は、スタートア
ドレスレジスタ３１１１よりロードされる代わりに、次
の命令にインクレメントされる。ル−ブカウンタ３１１
９はループリロードレジスタ３１２２よりリロードされ
、現ルーピング深さビット３１０８（ビット（２２）及
び（２３））は１だけディクレメントされる。 ブランチまたはコールのためのパイブラインシーケンス
は第３８図に示されている。ブランチアドレスがプログ
ラムカウンタ３１００に書き込まれると、ＰＣ＋Ｉの値
（スレーブフェーズ中に計算される）がＲＥＴ３１０３
にロードされる。　これは　２番目の遅延命令後の命令
のアドレスであり、コールのリターンアドレスである。 ブランチアドレスは、レジスタから２４ビツトの即値で
あるいはプログラムカウンタ３Ｉ００の現在値に２４ビ
ツトのインデックスを加えることにより得ることができ
る。 ブランチアドレス及びリターンアドレスをセーブするに
ついての問題は割込みが遅延スロ、）命令の間に許可さ
れた場合に生じる。このような問題を防ぐために、　２
つの６延スロット命令のフェッチパイプラインステージ
の開割込みはロックアウトされる。それには、アドレス
パイプラインステージのスレーブフェーズの間にプログ
ラムカウンタ３＋００の行き先をデコードする必要があ
る。割込みのロックアウトは、　２つの遅延スロット命
令がフェッチされるまでは条件はテスト不可能であるた
め、条件付きブランチを伴う。 同期の所で説明したように、ブランチ及びコールは同期
に関する限り　１つの命令として扱われる。 従って、同期信号４０は２つの遅延スロット命令の間図
示のタイミングでイナクティブになる。これは、条件に
関わらず、条件付きブランチ及びコールについても同じ
である。 また、条件付きコールは条件付きブランチが入れられた
場合にのみＲＥＴ３１０３　（リターンアドレス）をブ
ツシュすることにより行われるから、ＳＩＭＤでの条件
付きコールは、　「スレーブ」パラレルプロセッサ１０
１〜１０３はそのブランチが入れられているかどうかを
知らないことから、問題が生じる可能性がある。そのた
め、これらのパラレルプロセッサ＋０１−　１０３はＲ
ＥＴ３１０３をブツシュすべきかどうかを知らず、スタ
ックコンシスチンシーを招来する結果ともなる。この問
題を解決するために、「マスターＪ　ＳＩＭＤパラレパ
ラレルプロセッサ１００スレーブ」パラレルプロセッサ
１０１−１０３へ「ＳＩＭＤブランチ入り」という信号
３００８が出力され、スレーブプロセッサはこの信号を
ＰＲＥＴ命令でＲＥＴ　３１０３をブツシュすべきか否
かを判断するために使用する。この信号は、図示のタイ
ミングでアクティブになる（あるいはイナクティブ状態
のままである）。 Ｌ込泣 第３９図に割込み用のパイブラインシーケンスが示され
ている。このシーケンスはＭｌ）ＩＤまたはＳＩＭＤに
おける何らかのハードウェア用のものであるが、割込み
ソースが「スレーブ」パラレルプロセッサ１０１〜１０
３であれば、このシーケンスは図示の如く、　「スレー
ブＪＰＰ＠ツー・「マスターＪ　ＰＰ割込み信号３０１
Ｏによってキックオフされる。　「スレーブ」パラレル
プロセッサ１０１〜　＋０３は、図示のように、　「マ
スター」パラレルプロセッサ１００が「マスター」φツ
ー・「スレーブＪ　ＰＰ割込み信号３００９を出力する
まで待機する。 イネーブル化された割込みが検出されると、疑似命令の
シーケンスが開始される。最初の命令は割込みベクトル
アドレスを計算し、そのベクトルをプログラムカウンタ
３１００ヘフエツチし、プログラムカウンタの旧値（リ
ターンアドレス）をＲＥＴ３１０３にコピーする。　２
番目の命令はＲＥＴ３１０３をブツシュする。　３番目
の命令はステータスレジスタ３１０８をブツシュし、そ
のＳ、　Ｉ及びＣＬＤ　ビットをクリ　アする。 割込みルーティンの最初の２つの命令は、ステータスレ
ジスタ３１０８がブツシュされ、そのＳ、　Ｉ及びＣＬ
Ｄ　ビットがクリアされる前にフェッチされる。 従って、　これらのＳ、　Ｉ及びＣＬＤ　ビットの機能
は、ステータスレジスタ３１０８がブツシュされ、Ｓ、
１及びＣＬＤビットがクリアされるまで割込みロノック
によってディスエーブル化される。 アイドルバイプラインシーケンス 第４０図にアイドル命令用のパイプラインンーケンスが
示されている。アイドル命令は、そのアドレスパイプラ
インステージのスレーブフェーズの終わり以前にデフー
ドされ、プログラムカウンタ３Ｉ００がインクレメント
されるのを止める共に、パイプラインに次の命令がロー
ドされるのを止める。 ＭＩＭＤ休止信号はイナクティブになり、ＳＩＭＤ休止
信号がアクティブ化される。命令フェッチングは、割込
みロジックがイネーブル化された（許可された）割込み
を検出するまで停止する。そのため、イネーブル化され
た割込みが検出されると疑似命令のシーケンスはキック
オフされる。割込みソースが「スレーブＪ　ＳＩＭＤパ
ラレルプロセッサ１０１〜１０３から発せられた場合、
割込みシーケンスは、「マスター」・ツー舎「スレーブ
Ｊ　ＰＰ割込み信号３００９がアクティブになるまでキ
ックオフされない。 並列転送がアイドル命令でコードかされている場合は、
それらの並列転送は割込みが起こった時割込みルーティ
ンが実行される前に行われる。 旦１ 人力される同期信号が有効になるまで待機する同期Ｍ　
ＩｌｌまたはＳＩＭＤ用のシーケンスが第４１図に示さ
れている。次の命令は、所望のすべてのパラレルプロセ
ッサがアクティブな同期信号を出力するまで命令パイプ
ラインにはフェッチされない。 アドレスユニット アドレスユニット３００１内のロジックは圧倒的にアド
レスパイプラインステージで稼働して、実行ステージで
クロスバスイッチが接続されたメモリＩＯのアクセスに
必要なアドレスを計算する。しかしながら、実行ステー
ジのメモリアクセスは、２つのポート３００５及び３０
０６のクロスバスイッチコンテンシロンを独立に解決し
なければならないので、これもやはりアドレスユニット
の制御下にある。 そのため、コンチンシロンの解消が行われている間はパ
イプラインを休止させるためにアドレスユニッ）　３０
０１カラＰＦＣユニツ）　３００２ヘフイードバツクが
用意されている。また、実行ステージの間にレジスタア
クセスとアライナ／抽出器３００３のオペレーンａンを
実行する制御ロジックも設けられてい　る。 第３２図にアドレスユニット３００１のブロック図を示
す。この図から明らかなように、このユニットの主部は
、同一構成の　２つの１６ビツトサブユニツ）　３２０
０及び３２０Ｉからなり、サブユニット３２００はレジ
スタＡＯ−Ａ３３２０２からアドレスを生成し、サブユ
ニット３２０１はレジスタＡ４−Ａ７３２０７よりアド
レスを生成する。これら　２つのサブユニットは、それ
ぞれ３２００をグローバルサブユニット、３２０１をロ
ーカルサブユニットと称する。 ローカルサブユニット３２０１は幾分誤称と言えなくも
ない。と言うのは、単一メモリアクセスが指定され、そ
れが共用ＳＩＭＤロードではない場合は、そのアクセス
はサブユニット３２００からでも３２０Ｉか、らでも出
すことでき、グローバルバス３００５を介して行われる
ことになるからである。そのために、マルチプレクサ３
２１２〜３２１４がこれらのサブユニットの外部に設け
られている。　２つの並列アクセスが指定された場合は
、それらのアクセスはそれぞれ対応する名称のサブユニ
ットより出される。共用５ＩＨＤロード（ローカルボー
ト３００６を介する）はローカルサブユニットを用いな
ければならない。 これらのサブユニット３２００及び３２０１は１６ビツ
トアドレスで動作し且つＩＢビットアドレスを生成する
が、ユーザソフトウェアは、将来設計ではより大きなア
ドレスを生成し得るサブユニットを具備することも考え
られるので、ＦＦＦＦｈからｏｏｏｏｈへあるいはこの
逆向きのローリングをベースとするものものであっては
ならない。 通常のパイプライン遅延は、命令により変更されるアド
レスレジスタ３２０２及び３２２０、インデックスレジ
スタ３２０３及び３２２３、修飾子レジスタ３２０４及
び３２２４あるいはモジュロレノスタ３２０５または３
２２５は次の命令によって参照することができないとい
う制約をユーザに強いる。これらのレジスタは次の次の
命令によって参照することが可能である。 そのため割込みが起こっても望ましくない結果を来すこ
とはない。 グローバルサブユニット３２００と３２０１はレジスタ
番号以外は同じであるから、どちらか一方についてだけ
説明ば充分であろう。ただし、接続の仕方及び使い方に
は両者間に若干の違いがあるので、これを重点的に説明
するが、内部構造は量サブユニット共同じである。 各サブユニット内には　４つの１６ビツトアドレスレジ
スタ３２０２（ＡＯ−Ａ３）または（Ａ４−Ａ７）が具
備されている。これらのレジスタには間接アドレスが入
っており、その内容は不変のまま使用されるかまたはこ
れにインデックスが付加される。インデックスを付加す
る場合は、レジスタ３２０２の前の値を索引付け（イン
デキシング）により得られた値に置換するやり方を選ん
でもよい。 アドレスレジスタ３３２０２内の値は、転送されたデー
タサイズに関係なくバイトアドレスとみなされる。未整
合ワードまたはハーフワードの転送は個々にコードでき
るがそれには２つの命令が必要である。それについては
後に述べる。 パラレルプロセ、す１００〜　＋０３のアドレスアクセ
スはすべてアドレスレジスタ３２０２または３２２２を
ソースとしなければならない。オブコード内の即値アド
レスをコード化する能力は具備されていない。これは、
ＳＩＭＤタスクが通常各パラレルプロセッサについて同
一アドレスを指定したがることはないので、重要性は低
いと考えられる。また、そのような能力は、ＭＩＨＤア
ルゴリズムはどのパラレルプロセッサでもランできるよ
うに書かれるべきであるから、ＭＩＭＤにとってもやは
り重要性は低いと思われる。 アドレスレジスタＡ７３２２７はスタックポインタとし
てリザーブされている。このアドレスレジスタは他のア
ドレスレジスタ３２０２あるいは３２２２と同様に参照
することができるが、レジスタＡ７の内容を調節する場
合は、割込みがいつでも起こり得るので注意しなければ
ならないことは明らかである。 ＰＵＳＨ，ＰＯＰ及び割込みはブツシュを事前インクレ
メントとして、またポツプを事後インクレメントとして
扱う。 各サブユニット３２００または３２ｏ１内には１６ビツ
トの　４つのインデックスレジスタ（χ０−Ｘ３）　３
２０３及び（Ｘ４−Ｘ７）　３２２３が具備されている
。これらのインデックスレジスタの内容は、索引付アド
レス指定を行うために、指定されたアドレスレジスタ３
２０２または３２２２の内容に対して加算または減算す
るべくオプコードによって要求することができる。この
加算／減算はアドレスがクロスバスイッチ２０に送出さ
れる前または後に実行することにより、それぞれ事前ま
たは事後インデキシングを行うことができる。事前イン
デキシングによれ生成されたアドレスはアドレスレジス
タ３２０２または３２２２に戻してストアするやり方を
選ぶこともできる。事後インデキシングについては必ず
このやり方によらなければならない。 オプコードによってアクセスが１つだけ指定された場合
は、アドレスレジスタ３２０２または３２２２と同じサ
ブユニット内の４つのインデックスレシス９３２０３ま
たは３２２３ノ中の　１つ（例えばＡＯとＸ２．　Ａｌ
ｉとＸ４．　、、）をインデックスソースとして指定す
ることができる。指定可能なインデキシングモードＩｔ
　１１　Ｒまたは事後、加算または試算で、アドレスレ
ジスタ３２０２または３２２２の変更を伴う場合と伴わ
ない場合とがある。 ２つの並列アクセスが指定された場合は、アドレスレジ
スタ３２０２または３２２２と同じ接尾辞を有するイン
デックスレジスタ３２０３または３２２３が用いられ（
例えばＡ２とＸ２．　Ａ５とＸ５）、事後−加算インデ
キシングのみが可能である。 インデックスレジスタ３２０３及び３２２３の内容値は
、転送中のデータサイズに関わらず、常にバイトアドレ
スとして解釈される。 インデックスレジスタインデキシングの代替的インデキ
シング方法としては、短即値インデキシングまたは暗黙
即値インデキシングがある。短即値インデキシングはア
クセスが１つだけ指定された場合に可能で、インデック
スとして３ビツトの短即値を使用することができる。イ
ンデックスレジスタインデキシングのモードは事前また
は事後、加算または減算でアドレスレジスタ３２０２ま
たは３２２２の変更を伴う場合と伴わない場合がある。 ２つの並列アクセスがコード化されている場合は、事後
インデキシングによる＋１の暗黙即値、及び事前インデ
キシングによるーｌのｆｆ１ｆ黙即値だけが指定可能で
ある。これらを指定すると、　２つの並行アクセスが並
列転送がコード化されていても８１１６または３２ビツ
トのスタックをアクセスすることができる。 短即値または暗黙即値インデキソングを指定する場合、
即値は指定されたワードサイズが８．Ｉ６または３２ビ
ツトの中の何れであるかによってシフタ３２０８又は３
２２８により左へ０．　ｌまたは　２ビツトシフトされ
てからアドレスレジスタ３２０２または３２２２より読
み出された値に加えられる。従って、短即値インデック
スは０〜７「単位」であり、暗黙即値インデックスは十
／−１「単位」である。ただし、ここで「単位」はデー
タサイズである。アドレスレジスタは常にバイトアドレ
スを有するため、ンフ　ト　されない。 各アドレスレジスタ（ＡＯ−Ａ３）　３２０２または（
人４−Ａ７）３２２２には　８ビツトのアドレス修飾子
レジスタ（ＱＯＱ３）　３２０Ｇまたは（Ｑ４−０７）
　３２２４が具備されている。 これらの修飾子レジスタは、オブコードに組み人れるこ
とのできないアクセスに必要な補助的情報を記憶する。 この覆の情報は、通常、サイクル単位ベースで変更する
必要はない。 レジスタＡ７３２２７はスタックポインタとして用いる
よう割当てられているため、レジスタＱ７３２２９のピ
ッ）ＧＮＯはそれぞれハードワイヤードにより００００
０１０に接続されている。以下、　Ｑレジスタ３２０４
及び３２２４の個々のビットの機能について説明する。 パラレルプロセッサのアドレス空間は　２つの半部に分
けられる。即ち、データ空間（クロスバスイッチが接続
されたメモリ１０）及びＩ１０空間（パラメータＲＡＭ
　１　　メツセージレジスタ及びセマフォーフラグ）で
ある。このビットが「１」の場合、アクセスはＩ１０空
間に対してなされる。このビットの「０」はクロスバス
イッチが接続されたＲＡＭ１０へのアクセスをｔ旨示す
る。 ２の累乗モジュロビットが「１」になっていると、その
ビットはサブユニット３２００または３２ｏ１対応する
モジュロレジスタＭＯ３２０５またはＭ４３２２５中の
ｒｉＪ　　（ｒＩＪが複数の場合もある）により指示さ
れた位置でアドレス加算器３２０６または３２２６上の
キャリーバスをブレークしたいということを示している
。これによって、　２の累乗次元マトリクスアドレス指
定を行うことができる。このビットがｒＯＪの場合、ア
ドレス加算器３２０６または３２２６は普通の１６ビツ
ト加算器／減算器として動作する。 逆キャリーアドレス指定ビットが「１」にセットされて
いると、逆キャリーアドレス指定がイネーブル化される
。これはアドレス加算器／減算器３２０６または３２２
Ｇのキャリーバスの向きを逆転させる。　２の累乗イン
デックス（例えば１１．　Ｉｆｔ、　３２等）により索
引付アドレス指定方式を指定する場合、これにはＦＦＴ
やＤＣＴで必要なようにして計数するという作用がある
。このビットが「０」であると、アドレス加算器３２０
６または３２２６は普通の１６ビツト加算器／減算器と
して動作する。 共用ＳＩＭＤロードピットは、　「１」にセットされる
と、ロードが指定される場合それは共用ＳＩＭＤロード
であるべきであるということを指示する。このビットは
、共用ＳＩＭＤロードの性格の故に、　「マスターＪ　
ＳＩＭＤパラレパラレルプロセッサｌｏｏドを指定する
時、このプロセッサのＱ４−Ｑ８３２２４だけに関係す
る。これは、パラレルプロセッサのローカルバス３００
Ｂを、ロードの持続時間中、直列接続させる。このビッ
トが「ｏ」であると、共用ＳＩＭＤロード機能はディス
エーブル化される。このビットを「スレーブ」パラレル
プロセッサＩｏｏ−１ｏ３、あるいは「マスター」５Ｉ
ｌｌＩＤパラレルプロセツサのＱ４−ＱＢ以外でセット
しても何ら効果はない。ストアはこのビット値によって
左右されない。　　符号拡張ビットが「工」にセットさ
れると、ハーフワードまたはバイトのロードは、ビット
１５またはビット７をパラレルプロセッサのレジスタに
ロードされた時すべての再上位ビットにフビーさせる。 これはアライナ／抽出器の機能である。このビットがｒ
ＯＪの場合、再上位ビットにはすべてｒＯＪが入れられ
る。 ２つのサイズビットは転送されるデータのサイズを指定
する。コーディングの内容は、００−８ビツト、　　０
１−１！ｉビツト、　　１０−３２ビツト、　１１−逆
向きとする。これらのビットはアライナ／抽出器３００
３、ストアに対するバイトストローブ、及び符号拡張機
能を制御する。 アドレス演算論理装置（ＡＬ［１）３２０Ｂ及び３２２
６は、キャリーバスの方向を逆転することができるある
いはキャリーバスをブレークすることができるという点
以外は、通常の１６ビツト加算器／減算器である。 インプレースＦＦ丁を行う場合、゛ソースデータあるい
は結果のアドレスはアクセス困難となるほどスクランブ
ルされる。　しかしながら、この場合のスクランプリン
グには、アドレス加算器３２０６または３２２６のキャ
リーバスの向きを逆にすればかなり容易にスクランブル
状態から回復する（アンスクランプリング）ことができ
るというような秩序がある。ＤＳＰ共通のこの特徴は通
常逆キャリーアドレス指定方式またはビット逆転アドレ
ス指定方式と呼ばれる。 ＦＦＴポイント数を２で割った数の２の累乗数に等しい
　２の累乗インデックス（例えば８．１Ｂ、　３２゜、
、、、）が逆キャリーリップルバスを用いてアドレスレ
ジスタ３２０２または３２２２からのアドレスに加算さ
れる。その結果の値はアドレスとして用いられ、アドレ
スレジスタ３２０２または３２２２に記憶される。 これによってデータをアンスクランプルするのに必要な
アドレスのシーケンスが生成される。例えば、インデッ
クスが８で、アドレスレジスタの初期値がＯであるとす
ると、０．８．４．　Ｃ，２，Ａ、　Ｉｌｉ。 Ｅ、　１．９．５．　Ｄ、　３．　Ｂ、　？、　Ｆのシ
ーケンスが生成される。 逆キャリーの特徴は、　２の累乗以外のどのようなイン
デックスについても用いうるが、有用な結果がもたらさ
れるとは限らない。この特徴は、指定されたＡレジスタ
に対応するＱレジスタ３２０４または３２２４の逆キャ
リーピット「１」にセットされている場合のみ有効とな
る。 クロスバメモリ１０の周りにデータを分散させる時は、
連続データをアクセスし、境界条件を処理し、あるいは
アレイされたデータをアドレスするために、特定の次元
で「ラップアラウンド」が必要になる状況が充分起こり
得る。これを容易にサポートするために、アドレス加算
器３２０６または３２２Ｂのキャリーバスを　１つまた
は　２つ以上の選択された場所でブレークする能力が具
備されている。 このようなブレークの場所はモジュロレジスタＮｏ　３
２０５またはＭ４３２２５によって決定される。モジュ
ロレジスタのビットｎに「１」が入っていると、アドレ
ス加算器のビットｎ−１とｎの間でキャリーバスがブレ
ークされる。これによると、２ｎモジユロバツフアが実
施可能である。モジュロレジスタ３２０５または３２２
５には所望通りに幾つでも「１」をプログラムによって
入れることができる。 これによって、各次元が２の累乗の係数値であるとして
、多次元アレイを実施することができる。 この特徴は、指定されたアドレスレジスタ３２０２また
は３２２２に対応する修飾子レジスタ３２０４または３
２２４の２の累乗のモジュロビットが「１」にセットさ
れている時のみアクティブとなる。その他の場合は、通
常の線形アドレス指定方式が適用される。 ローカルポート　びグローバルポート グローバルポート３００５及びローカルポー）　３００
Ｂの主たる特徴はγライナ／抽出器３００３である。ア
ライナ／抽出器は　８ビツト、１６ビツト及び３２ビツ
トデータ、符号拡張、非整合アクセス及び共用ＳＩＭＤ
ロードを扱う。これらの機能を果たすため、アライナ／
抽出器３００３は、基本的には、必要なオペレージロン
を得るために接続された一部のマルチプレクサよりなる
。グローバルポート３００５及びローカルポー）　３０
０Ｅｉは各々独立に動作し、従って、どちらか一方につ
いてした説明は他方のポートについても当てはまる。た
だし、共用ＳＩＭＤロードは例外で、これについては以
下に説明する。 ロードまたはストアのデータサイズは、指定されたアド
レスレジスタ３２０２または３２２２に対応する修飾子
レジスタ３２０４または３２２４内で定義される。 有効に選択し得るデータサイズのビット数は８，１６ま
たは３２ビツトである。このように、データサイズは、
どのアドレスレジスタ３２０２または３２２０がアクセ
スされているか及び修飾子レジスタ３２０４または３２
２４内の値によってサイクル単位ベースで変化し得る。 メモリ１０とパラレルプロセッサ１００〜１０３との間
のクロスバスイッチを通しては、たとえ指定ワードサイ
ズが　８ビツト１６ビツトであっても常にフル３２ビツ
トのワードが転送される。　８ビツトまたは１６ビツト
の量のロードを行う場合は、アドレス及びワードサイズ
の最下位（ＬＳ）ビットによって３２ビツトより適宜の
バイトが抽出される。このように抽出されたバイトは、
必要に応じて右ソフトし、右寄せしてから行き先のパラ
レルプロセッサレジスタに入れる。上位のバイトはすべ
てＯを入れ、修飾子レジスタ３２０４または３２２２で
符号拡張が指定されていれば、再上位バイトに再上位（
ＭＳ）ビット（１５または７）をコピーする。 クロスバスイッチが接続されたメモリ１０に　８ビツト
または１６ビツトの量を書き込む場合は、データ（右寄
せされている）はアライナ／抽出器３００３によって　
４回または　２回繰り返し、３２ビツトワードを作る。 このワードは、次いで、アドレス及びデータサイズのＬ
Ｓビットによりセットされる　４バイトのストローブと
共にクロスバ２０を介して書き込まれる。このようにし
て適宜のバイトがメモリに書き込まれる。 上記のデータのロード及びストアの説明では、アドレス
は位置合わせされているものと仮定しである。即ち１６
ビツトのアクセスはＬＳビット＝Ｏのアドレスに対して
なされ、また３２ビツトのアクセスは　２つのＬＳビッ
ト：ＯＯのアドレスに対して行われる。（８ビツトの量
は常に位置合わせされる）。 それでも、位置合わせされていないＩＢまたは３２ビツ
トのデータをもアクセスすることができるようになって
いる。これは自動的に行われるのではなく、ユーザがデ
ータの上位側部分及び下位側部分のロードまたはストア
を具体的にエンコードする必要がある。その結果、デー
タの「上位側路」、「下位側ロード」、「上位側ストア
」及び「下位側ストア」の４つの命令が得られる。これ
らの命令は、バイトアドレス及びデータサイズを用〜１
てアライナ／抽出器３００３を制御し、ロードの場合は
、行き先レジスタの適宜の部分をロードするだけである
。そのためにはレジスタは各個にノ（イト書き込み信号
を持つ必要がある。このような理由から、位置合わせさ
れていないロードはデータレジスタ３２００だけに限定
される。 実際は、　「下位側ロード」及び「上位側ストア」とい
う命令は通常のロード命令及びストア命令である。これ
に「上位側」の等価オペレージ麿ンが続く（または先行
する）場合は、何も転送されない。アドレスが位置合わ
せされていない場合は、適宜のバイトのみがメモリにス
トアされるかまたはレジスタにロードされる。 説明に資するため、位置合わせなしのオペレージ廖ンの
例を第４２図及び第４３図に示す。これらはいずれも余
計とも言えるような自明の例である。 共用ＳＩＭＤロード コンポリューン言ン等においては、各ノ１−ドウエア、
各サイクル毎に　２つのアクセスを並列に実行すること
がひつような場合が時々ある。その例が、例えばデータ
がクロスバスイッチが接続されたメモリ１０の中のいず
れかの場所からグローバルポート３００５を介して取り
出されるような場合であり、あるいはカーネル値のよう
に各パラレルプロセッサ１００〜１０３に「共通した」
情報の場合である。後者のような場合は、どちらかと言
うと、ローカルポート３００６を介して供給されるもの
と考えられる。このような情報を　１つのデータソース
から同時にローカルポート３００６へ伝送するために、
ローカルタロスバス６を直列接続する単方向バッフ１が
設けられている。 これらの直列接続は、ローカルアドレスサブユニット３
２０１のアドレスレジスタ３２２２が、共用ＳＩＭＤロ
ードピットが対応する修飾子レジスタ３２２４でセット
されてアクセスされ、ロードが指定された時、ＳＩＭＤ
モードでのみ行われる。その他の条件下ではすべてロー
カルデータバス６は互いに切り離される。この直列接続
がなされると、パラレルプロセッサ［３１０１−１０３
（ｒスレーブＪ　ＳＩＭＤパラレルプロセッサ）はクロ
スバスイッチ２０によって無視される。 直列接続バッファは単方向性であるから、共通７’−１
はｒマスターＪ　ＳＩＭＤパラレパラレルプロセッサＰ
Ｐｏ０　、ニ対向すル４ツ（Ｄ　り（ｌ　Ｘ　／＜ＲＡ
Ｍ　＋０．０，１０．２．１０．３及びＩＯＪ　（即ち
７１ＪＬ／Ｘ範囲００００ｈ　−ＩＦＦＦｈ）だけに記
憶することができる。 コンチンシロ７　ノ コンチンシジン解消の目的は、偶然（あるいは意図的に
）システム内の何れか２つのデバイスによって同−ＲＡ
Ｍを同時にアクセスしてしまうのではないかという心配
からユーザを解放することにある。各クロスバＪ？ＡＭ
には　７本のバスが接続されている。従って、常にフン
テンシーンヲ回避することにきを配るのはかなりの拘束
的要因である。 ＳＩＭＤモードでは、すべてのパラレルプロセッサ１０
０〜１０３はコンテンションが解消されるまで待機する
必要がある。そのために、ｒｓＩＨＤ休止」信号３００
７がパラレルプロセッサ１００〜＋０３の間に巡回伝送
されており、この信号はフンテンシーンが解消されるま
で、どのパラレルプロセッサによってもアクティブ化す
ることができる。この信号は同期信号４０の線路を介し
て送られる。 クロスバアクセスは、グローバルボート３００５及びロ
ーカルポー）　３００［ｉがアクセスしようとしている
ＲＡＭの所有権をグランドされる（認められる）と同時
に完了する。ストアの場合は、アクセスが可能になると
同時にメモリ１０に対してコンプリートに行われる。ロ
ードの場合は、パラレルプロセッサがすぐに実行を再開
することができないと（他のボートでコンテンションが
続いている、５Ｉ１４Ｄ休止信号３００７が依然として
アクティブである、同期したにＩＭＤパラレルプロセッ
サかたのパラレルプロセッサに対して待機中である、あ
るいはキャッンユミスが起こった等の理由で）、ロード
は実行が再開されるまで保持ラッチ３０１８及び３０＋
９へコンプリートされる。これは、データユニットのオ
ペレーン刊ンもホールドされており、そのソースデータ
（即ちデータレジスタ３３００の内容）はストアによっ
て上書きすることができないからである。 同様に、ロードとストアが同一データレジスタに対して
アクセスしており、かつストアがフンテンシーンにより
遅延した場合は、ロードデータをラッチ３０】８または
３０１９に一時的に保持しなければならない。 データユニット データユニット３０００内のロジックは専ら実行パイプ
ラインステータスの間に稼働する。そのオペレージロン
はすべてレジスタのみかまたは即値とレジスタを使用す
る。間接（メモリ）オベラ７ドはサポートされない。従
って、メモリに対するデータ転送はストア及びロードと
して具体的にコード化される。 データユニット３０００のブロック図を第３３図に示す
。 このデータユニットの主構成要素は８のデータレジスタ
３３００．１つのフルバレルシフタ３３０１．３２ビツ
ト＾ＬＵ　３３０２、シングルサイクルＩ［１ＸＩ８マ
ルチプライヤ３３０４、論理値「１」を扱う特殊ハード
ウェア３３０３、一連のマルチプレクサ３３０５〜３３
０９等である。 また、バレルシフタ３３０１及びＡＬ［Ｉ　３３０２と
の密接な関係の下に　２つのレジスタ３３１０または３
３工１が設けられている。２つのレジスタは一定の命令
が実行される時これらのデバイスびオペレージロンを制
御する。 データユニッ）　３０００内には８つのデータレジスタ
（Ｄ）３３００がある。これらは汎用の３２ビツトデー
タレジスタで、マルチポートになっているため大量の並
列処理が可能である。ＡＬＩＩ　３３０２及びマルチプ
ライヤ３３０４に対しては、メモリへとメモリからの　
２つの転送が行われている間に、それらの転送と同時に
　４つのソースを提供することができる。 マルチプライヤ（乗算器）　３３０Ｇは単サイクルハー
ドウェアの１８Ｘ　１Ｂマルチプライヤである。３２ビ
ツトの演算結果はレジスタファイル３３００へ戻される
。ハードウェアは符号付及び符号なしの７ｊｉ３Ｉをサ
ポートする。 第３３図から明らかなように、データユニット内３００
０内には色々なハードウェアにデータを供給する数個の
マルチプレクサが具備されている。　ＡＬＵ３３０２に
フィードする　２つのマルチプレクサ３３０Ｂまたは３
３０７　（バレルシフタ（ＢＳ）３３０１を介して「１
」を供給する）は個々のバイトの多重化をサポートする
という点で若干異なっている。この特徴は「マージ多重
（ＭＲＧＭ）Ｊという命令を実行可能にするためである
。この命令は、各ソースの個々のバイトをオールゼロバ
イトと多重化するためにＭＦＬＡＧＳレジスタの　４つ
、　２つまたは　１つの最下位ビットを使用し、ＡＬＵ
の一方の入力に供給されるバイトがＮＦＬＡＧＳに従い
混合された５ｒｃｌバイトとｏｏｈバイトになるように
する。人ＬＵの他方の入力にはｏｏｈバイトと５ｒｃ２
バイトの逆の組合せが供給される。 すると、ＡＬＵ　３３０２はＡＤＤ（加算）及びＯＲ（
論理和）演算を行って、５ｒｃｌからの一部のバイトと
５ｒｃ２からの一部のバイトからなる結果を出力する。 このオペレージロンは、飽和処理、急膨張及び色比較、
最大最小、透明度処理及びマスキングを行う上において
非常に役に立つ。 バレル／フタ３３０１は人ＬＵ　３３０２の「反転」入
力に接続されている。これによって、オプシロンズ（Ｏ
ＰＴＩＯＭＳ）レジスタ３３１０にセットアツプされた
定義済のシフト（けた移動）量を用いてシフトと加算の
オペレージ８ンまたはシフトと減算のオペレージジンを
行うことが可能となる。これは、マルチプライヤは結果
スケーラを持たないので、非常に重要である。バレルシ
フタ３３０１は０乃至３１ビツト位置（けた）だけ左ま
たは右にけた移動するができ、また０乃至３１ビツトの
ローチーシーンを行つことができる。 ３２ビツトのＡＬＵ　３３０２はありとあらゆる論理演
算、加算及び減算を行うことができる。一部の命令はＡ
ＬＵ　３３０２を加算または減算のために２つのハーフ
ワードまたは　４バイトにスプリットさせることができ
るので、ＡＬｔｌはこれにより多重ピクセルに対するオ
ペレージロンを実行することができる。 「１」ロジック３３０３は　３つの異なるオペレージロ
ンをおこなう。即ち、左端「１」検出、右端「１」検出
とワード内の「１」を計数するオペレージロンである。 これらのオペレーションはまとめてデータ圧縮、データ
分割及び相関付等において色々な形で利用することがで
きる。 ＡＬＵ　３３０２の出力は　１ビツト左シフタを宵し、
これは除算反復ステップで用いられる。このシフタはオ
リジナルソースを選択してゼロインサーシヨンにより左
に　１けた移動させるか、または　２つのソースの減算
結果を選んで　１ビツト左に移動させ、「１」を押入す
る。 「多重」フラグズレジスタ（ＭＦＬＡＧＳ）レジスタ３
３１１は３２ビツトレジスタで、ｒａｄｄ　ｍｕｌｔｉ
ｐｌｅ　（多重加算；　ＡＤＤＭ）　Ｊ、　ｒｓｕｂｔ
ｒａｃｔ　ｍｕｌｔｌｐｌ　（多重減算；ＳｔｌＢＭ）
　Ｊまたはｒ　ｃｏｍｐａｒｅ　ｍｕｌｔｉｐｌｅ　（
多重比較ＣＭＰＭ）　Ｊ命令の結果を収集するのに用い
られる。 ＡＬＵ　３３０２はオブシ式ンズレジスタ３３１ＯのＡ
ＬＵビットの値によって４つ、　２つまたは　１つのピ
ースにスプリットすることができる。　「多重」フラグ
ズレジスタ３３１１の　４つ、　２つまたは　１つの最
上位ビットは、上記３つの命令のキャリー　ボローまた
はイクエート（相等化）ビットによってロードされる。 オブシゴンズレジスタ３３１０は、　２つの制御フィー
ルド、　「多重」命令と共に用いるムＬＵスプリットピ
ット、及びシフトと加算の命令並びにシフトと減算の命
令のためのバレルシフタの定義湯量を持っている。 オプシロンズレジスタ３３１Ｏの３つのＡＬＵビットは
、　ＡＬＵ　３３０２を各々２．４．８．１ｌｌｉ及び
３２ビツトサイズのピースにスプリットすることを可能
にする。 そのためのコーディングの指定内容は：　００Ｇ−２ビ
ツト、　００１−４ビツト、　０１０−８ビツト、　０
１１−ＩＳ　　ピッ）、１００−３２ビツトである。た
だし、この実施例では、８ビツト、１６ビツト及び３２
ビツトだけが可能である。これらのビット値はＡＤＤＮ
、　５ＵＢＩＩＩ、　ＭＲＧＭ及びＣＭＰＭ命令のオペ
レージ薯ンを制御する。 エニヱ１１渣」 第４４図は、第３３図のハードウェアを用いてＭＦＬＡ
ＧＳレジスタをセットさせるスプリット可能ＡＬＵ命令
とマージ多重（にＲＧＭ　）命令との組合せにより実行
可能な複雑なオペレージジンをいくつか示している。こ
れらの例は、データ操作部分のみを示し、一般にはこれ
らのオペレージジンを多数含むループになる。 第４４図の飽和加算の例では、ＡＤＤＩＩＩ命令は　４
つの８ビツト加算を並行して行い、各８ビツト加算の間
にキャリーアウト（オーバーフローを示す）が起こって
いるかどうかによってＭＦＬＡＧＳレジスタをセットさ
せる。１Ｂ進６７即ちＧ７ｈをＥＦｈに、　またＣＤｈ
を４５ｈに加える　８ビツト加算は、どちらも　８ビツ
ト値のキャリーアウトを生じ、その結果ＭＦＬＡＧビッ
トＯ及びｌがセットされ（ＭＦＬＡＧＳレジスタの４つ
の最下位ビット（最下位ビットから　４番目までのビッ
ト）のみがＭＲＧＭ命令にとっては有意であるというこ
とに注意）　、ＭＦＬＡＧＳレジスタは「３」にセット
される。Ｄ３は前にＦＦＦＦＦＦＦＦｈにセットされて
いるから、ＭＦＬＡＧＳレジスタの値はＤｌに入ってい
る前のオペレーションの結果かまたはＤ３に入っている
１６進ｒ　ＦＦＪの飽和値のどちらかを選択するのに用
いられる。 「最大」機能はＳｔｌＢＭの実行後Ｍ　ＲＧ　Ｍ命令に
よって同じ　２つのレジスタを用いることによって得ら
れる。ＳＵＢＭは、並行する　４つの　８ビツト減算の
結果一方のレジスタの中の３２ビツト値の８ビツトが他
方のレジスタの対応する　８ビツトより大きくなってい
るか否かによってＭＦＬＡＧＳレジスタのビットをセッ
トする。この例から明らかなように、ＭＦＬＡＣＳレノ
スタに「５」　（または　４つの最下位ビットが２進形
式でｒｏｌｏｌＪ　）の結果が入っているということは
、１６進ｒ　ＥＥＪが１６進「６７」より大きかったと
いうこと及び１Ｇ進ｒ　ＡＢＪが１６進「２３」より大
きかったということを示す。ＭＲＧＭ命令によってＭＦ
ＬＡＧＳレジスタ中の結果を用いることにより、レジス
タＤＯとＤｌに入っている対応する値の中大きい方の値
が最終結果としてＤｌに記憶される。 透明度処理については、　「透明色」か後で図示のよう
な　８ビツト値の書き込みを保護する保護色値かの比較
が行われる（図示例で値「２３」は透明を示す）。ＣＭ
ＰＭ命令は並行して４つの８ビツト比較を行い、同じ比
較に基づき互いに対応する　４つのＭＦＬＡＧ　ビット
をセットする。図示の例では、右から　３番目の比較結
果だけが「等しく」、このことはＭＦＬＡＧＳレジスタ
にｒ４Ｊ　　（２進形式でｒｏｌｏｏＪが入ることによ
り指示される。すると、ＭＲＧＭ命令は、右から　３番
目の　８ビツトを除き、結果についてはＤＯの値のみを
使用することになる。 色膨張は２進マツプ中の論理値「１」または「Ｏ」に基
づく　２つの多重ビツト値の選択を含む。 図示の例では、１６進「６」　（２進形式０１１０）の
４ビツト値がＭＦＬＡＧＳレジスタに移動される。この
例のＭＲＧＭ命令は、ＩＩＩＦＬＡＧｓレジスタの対応
する記憶場所の値に従い単にＤｏ及びＤＩの８ビツト値
のどちらかを選択することである。 色圧縮においては、対応する値が各特定の色値と一致す
るか否かに基づき２進マツプが作成される。図示例の場
合、ＭＦＬＡＧＳレジスタ中のＣＭＰＭ命令の結果は所
期の結果であったということを示している。 ガイデイトコピーの例では、２進パターンアレイを用い
てソースのどの値を行き先にコピーするかを決定する。 図示例では、ＤＯの２つの上位８ビツト値がＤＯヘコビ
ーされる。 以上の例では例示説明のため　８ビー／　）のデータ値
を用いたが、データ値の数並びにサイズは　８ビツト値
４つに限定されるものではない。 ここでは、マージ命令と共に使用される演算用多重命令
の重要な組泡組合せを例示説明したが、このシステムで
はこれ以外の多くの組合せや有用なオペレージロンが可
能である。また、この発明のシステムによれば、マスク
レジスタをセットさせる演算用多重命令を用い、続けて
マージ命令を実行することによって多数の有用なオペレ
ーションを得ることことができるということも重要であ
る。 オブシジンレジスタ３３１０の２つのＯＰＴビットは、
シフトと加算の命令及びシフトと減算の命令の間にバレ
ルシフタ３３０１が実行するシフトの形を指定する。そ
のコーディングの指定内容は次の通りである＝００−論
理右シフト（右けた送り）、０１−算術右シフト、１〇
−輪理左ンフト、＋１−ローテーションである。 オプシａンレノスタ３３１ＯのＡＭＯ１ｌＮＴビットは
、ンフトと加算の命令またはシフトと減算の命令が実行
される場合に生じる上記ＯＰＴビットで指示される形の
シフトまたはローテーシヨンのビット数を指示する。 １虚 次頁以後にパラレルプロセッサ１００〜１０３で使用可
能な命令をいくつか詳細に例示説明する。これらの命令
でドツト（、）は所望の通りに割り当てることのできる
オペレージ８ンコードを表す。これらの中一部の命令は
既に説明したものである。 例示の順序は次の通りである。 ■　データユニット命令（並列転送を伴うもの、伴わな
いもの）及びシングルオペレージ３ン命令（即ち並列オ
ペレーションなし）； ■　データユニットのオペレージロンと並列に行われる
転送。 （以下余白） シンタクス ＣＫ オペレーション ！Ｊｌ！、１０　ＰＰの同期待ち オペランド なし、並列転送による ステータスビット Ｎ−影響なし 影響なし Ｖ−影響なし 影響なし ！４ビット 影響なし く以下余白） ンンタクス オペレーション ＩｆＬＤ＊Ａｓ（ｎｏｄｅ）、ｄｓｔｌｌｌＬＤ＊Ａｎ
（ｒｓｏｄｅ）、ｄｓＬ２ａｓＹｃｌ−＊ｄｓｌノド５
ｒｃ２　−ｈｄｓＬ２間接、インデキンングなし コード化形式 ％式％ Ｎ−影響なし Ｃ−影響なし Ｖ−影響なし ２−影響なし 影響なし シンタクス ＩＩＬＤ験ｋｎ（〃Ｃ

【ム？）、ｄｓｔｌＩＩｓＴｓｒ
ｃ２．傘ｋ（ｔｘｉｔｚノオペレーション ＊５ｒｃｌ−ｋｄｓｔｌ　Ｉｆ　５ｙｃ２→ｄｓＬ２ｊ
胃灸インデキンングなし ステータスピント 影響なし Ｃ−影響なし ■ 影響なし ２−影響なし Ｍビット 影響なし シンタクス Ｎ１４！Ｊｌ ｓｒｃ　、ｄｓｌ オペレーンヨン ＳｒＣの「ｌ」の数−ｄｓｆ ａｎｙ、　ａｎｙ 並列転送なし コード化形式 ｓｒｃ内の「１」が計数され、ｄｓ（ヘロードされる。 ステータスビット Ｎ−影響なし Ｃ−影響なし Ｖ−影響なし １（ｓｒｃ内容が全部０の場合）、０（その他の場合）
藺ビット 影響なし ソンタクス ｌｌ５Ｔ　５ｒｃｌ、　　ｘｔｋｎ（ｍｙｊｔｚ）ＩＩ
ＬＤ　考／ν１（ｒｒｏｄｅ）、ｄｓｔ２オペレーノヨ
ン ｙｃ！４ｋｄｓｔ１１１傘５ｒＣ２−町ゴ５ｔ２ｒｏ１
妾、インデキシングなし ステータスビット Ｎ−影響なし Ｃ−影響なし Ｖ−影響なし Ｚ−影響なし 入１ヒツト 影響なし シンタクス １１ＳＴ　ｓｒｄ、　看Ｍｒｒｒｙｊｔｚ月Ｉ　ＳＴ　
５ｙｃ２．　＊Ｍｍｘｋλオペレージタン ｙｃ！　−４４ｄｓｔｌ　ｌｌ５ｒｃ２−＊ｄｓＬ２＆
’ｌｌ妾、インデキシングなし コード化形式 ％式％ Ｎ−影響なし Ｃ−影響なし ■ 影響なし ２−影響なし Ｍビット 影響なし ンンタクス ｌＬＣに オペレーノタン ＭＩＫ　ＰＰを互いにアンロックする ステータスビット　Ｎ−影響なし Ｃ−影響なし Ｖ−影響なし ２−影響なし Ｍビット 影響なし 耘」Ｌズ」し土工Ｌヱ Ｅ送プロセッサ１１はシステムメモリＩＯとシステム外
部との間のインターフェースであり、特に外部メモリ１
５へのあらゆるアクセスに関する責任を負　う。 転送プロセッサ１１は、第５７図に詳細に示すように、
主としてメモリの　１つのエリアと別のエリアとの間の
ブロック転送を行う。　「ソース」及び「行き先ｊメモ
リはオンチップでもオフチップでもよく、データ転送は
バス５７００及びＦＩＦＯバッファメモリ５７０１を介
して行われる。オンチップメモリはクロスバデータメモ
リｌＯ、パラレルプロセッサの命令キャッシュ１０、マ
スタープロセッサ命令キャッシュ１４、及びマスタープ
ロセッサデータキャッシュ１３を含む（第１図及び第２
図参照）。データメモリ１０及びデータキャッシュ１３
はどちらも読み出し／書き込み可能である。命令キャッ
シュ１４は書き込み専用である。 キャッシュを含むすべてのオペレーションはそれらのキ
ャッシュに関連するロジックによって自動的に要求され
る。この場合、移動されるデータの量はキャッシユの「
ライン」サイズであり、データは適切なセグメントレジ
スタにより指定された外部メモリ１５とキャッシュのセ
グメントとの間で移動される。 クロスバデータメモリＩＯを含む転送は、パラレルプロ
セッサ１００〜１０３またはマスタープロセッサ１２か
らの「パケット要求」に応動して実行され、バス５７０
７を介して行われる。パケット要求は、移動されるデー
タ量を含む沢山のパラメータ及びソースアドレスならび
に行き先アドレスによって転送を指定する。 Ｌ三ユヱ玉」 パケット要求はメモリの　１つのエリアから別のエリア
への一般化された転送を指定する。ソースアドレスジェ
ネレータ５７０４及び行き先アドレスジェネレータ５７
０５は共に同じように記述されている。 「ブロック」はデータアイテム（バイト、ハーフワード
、ワードまたは長ワード）を単に線状に隣接させて次々
に並べたもので良く、あるいはそのようなデータアイテ
ムを並べた領域の複数個で構成したものでも良い。この
アドレス指定機構によれば、最大３次元までの「アレイ
」を指定することができる。そのため、単一のパケット
要求により多数の　２次元バッチを処理することが可能
である。 最も内側の次元に沿ったデータアイテムは常に１単位離
れている。より高次元のアイテム間の距離は任意である
。 各次元のカウント数はソースアレイ及び行き先アレイ共
同じである。 第４５図は単一パケット要求で指定することのできる複
雑な形式のブロックの一例を示す。図示のブロックは、
各々５１２の隣接ピクセルよりなる３本の線群が２群で
構成されている。このようなブロックが必要となるのは
、例えば、各々　１つの線群について処理中の　２つの
パラレルプロセッサが３×　３のコンボリューションを
実行しようとするような場合である。 ブロックは第４５図に示す如く下記のパラメータによっ
て指定される。 ランレングス 隣接データアイテムの数、 例えば５１２ ピクセル レベル２ カラ ン ト 群中の 「線」 の数、 例えば レベル３ カラン ト 「ブロック」 中の 「群」 の 数、 例えば２ スタートア ド レス ブロックの始めのりニアア ト　し　ス、 例えば ＳＡＪ で指 示されるピクセルのアドレ ス レベル２ ステップ 第 ルベル群間の距離、 例 えばピクセルｒＢＪと 「Ａ 」のア ドレスの差 レベル３ステツ プ 第 ２レベル群間の距傾、 例 えばビクセルｒＤＪと「Ｃ 」のアドレスの差 す１月り勘 次に、マルチプロセッサシステムと共にビデオＲＡＭを
使用するやり方に付いて第５８図を参照しつつ説明する
。図示例では、ビデオカメラからのＣＯＤ入力またはそ
の他のビデオ信号入力がＡＤ変換器５８０２によってク
ロック同期され、シフトレジスタ（Ｓ／Ｒ）５８０１へ
供給される。データは、シフトレジスタ５８０１ヘシフ
トインされ、そこからランダムメモリマトリクス５８０
０ヘシフトアウトされるが、この例では、ランダムメモ
リマトリクス５８００は第１図のメモリ１５がそのまま
使われている。Ｓクロック入力は、シフトレジスタ５８
０１に対する情報のシフトイン、シフトアウトを制御す
るのに用いられる。ランダムメモリマトリクス５８００
からのデータ出力は前述した如くパラレルプロセッサに
よって制御される。即ち、パラレルプロセッサは、画像
処理、画像制御または図形識別を行うため、あるいはペ
ーパーコピーその他のコピーから斑点等を除去するクリ
ーニングを行うために情報を並列でも直列でも用いるこ
とができるようにデータ出力を制御する。ＩＳＰ　　（
イメージシステムプロセッサ）は第５８図のポート２１
を介してビデオＲＡＭのデータにアクセスする。シフト
レジスタ５８０１とランダムメモリマトリクスとの相互
作用の目的は、情報をプロセッサの動作速度に関係なく
外部から非同期で取り込み、ランダムメモリマトリクス
にロードすることができるようにすることである。この
ように情報が取り込まれたならば、転送プロセッサは前
に述べたようにして情報の転送を開始する。 入力情報には、一般に、水平同期信号、ブランキング信
号及び垂直リフレッンユ信号等を含むＮＴＳＣ標準信号
が含まれており、これらの信号をランダムメモリマトリ
クス５８００に対する情報のローディング、アンローデ
ィングを制Ｊするためのタイミング信号として利用する
こともできる。 パラレルプロセッサはランダムメモリマトリクス５８０
０中のデータに対して様々な処理を行うことができる。 また、それらの処理の一部は同時に行うことが可能であ
る。例えば、色情報は前述したようにデータの情報波に
従い後で処理するか、あるいは分散させるために分離す
ることができるし、受は取ったデータの情報内容を、前
に第１１図を用いて説明したように処理することもでき
る。 １１五皇】ｊ コントローラ及びデータバスの数、及びこれらがメモリ
と共にどのような構成で用いられているかということは
、ＭＩＭＤ及び５ＩＩＩＩ）に関してアーキテクチャを
分類するのに役立つ。最も簡単な形式のものでは、　「
プロセッサ」は　１つまたは２つ以上のコントローラと
　１つまたは２つ以上のデータバスで構成することがで
きる。 第５９図は、命令メモリ（５９０４，５Ｂ１４．５９２
４．５９３４）及びデータメモリ（５９０７，５９１７
，５９２７，５９３７）に接続された　４つの別個の処
理素子（５９（ＩＬ　５！１９１１．５９２１、５９３
１＞からなる典型的なＭｉＭＤ構成を示す。命令メモリ
とデータメモリは別々に図示されているが、これらのメ
モリは実際は物理的に　１つのメモリにまとめてもよい
。各処理素子は、それぞれ２つの主ブロック、即ちコン
トローラ（５９０２，５９１２，５９２２、５９３２）
及びデータバス（５９０５，５Ｂ１５．５９２５゜５９
３５）よりなる。命令メモリは命令ノ（ス（５９０３，
５９１３，５Ｂ２３．５９３３）を介して各コントロー
ラへ制御命令を供給される。データメモリは、各コント
ローラの制御下にアクセスされ、データノくス（５９０
６、５９１Ｇ、　５９２８．５９３８）を介してデータ
ノくスへ接続されている。命令バスとデータ／＜スは実
際には同一バスとすることも可能であり、あるいはクロ
スバ構成になる一部のバスとした実施例も可能である。 コントローラは一部の制御信号（５９０８，５１１８、
５９２８，５９３８）によってデータ、（スを制御する
。 第５Ｓ図のＭＩＨＤ構成においては、各プロセッサは分
散データまたは共用データに対して完全に独立の命令を
実行することができる。 第６０図は単一のコントローラ６００２と命令メモリ６
００４を用いた一般的ＳＩＭＤ構成を示す。命令は）く
ス６００３を介してコントローラに供給される。この単
一のコントローラは単一の命令群６０００を生成し、こ
の命令群は多重データバス（［１０１０，８０２０，６
０３０゜８０４０）をドライブする。各データバスはバ
ス（６ｏ！１、８０２１．　ＢＯ３１，８０４１）を介
して各々のメモリ（Ｅｉ０１２、６０２２．　ＢＯ３２
，［１０４２）へ接続されている。簡単のために、各デ
ータバスのデータメモリへの接続の仕方は−通りしか示
されていないが、実際は、クロスバ構成あるいは第８図
に示すデータの逐次伝送のようにデータバスとデータメ
モリの接続の仕方は多様である。 第６０図のＳＩＭＤＩ成では、多重データバスを単一の
命令ストリームをを用いて制御している。第６０図に示
すような一般的なＳＩＭＤの場合は、多重データバスに
対してコントローラは　１つしかない。 第６１図はＭ　ＩＭＤモードで動作するよう構成したこ
の発明のマルチプロセッサシステムの一実施例を示す。 図示実施例において、各パラレルプロセッサ（＋００．
　ｉｏｔ、　１０２．１０３）は、　クロスバスイッチ
２０を介シて、メモリスペース１０内のメモリを各々の
命令メモリとして用いることができる。各パラレルプロ
セッサのコントローラ３００２は各々異なる命令ストリ
ームを受は取ることができる。ＭＩＨＤオペレージロン
モードの構成となる場合、各パラレルプロセッサはバス
４０上の同期信号を無視する。各コントローラは制御信
号３１１２で異なるデータバス３１００を制御すること
ができ、各データバスクロスバスイッチを介して異なる
メモリにアクセスすることができるから、このシステム
はＭＩＭＤモードで動作することができる。 第６２図は第６１図と同じハードウェアであるが、この
場合はパラレルプロセッサはＳＩＭＤモードの構成にな
っている。このモードでは、既に第２８図によって説明
したように、単一の命令メモリがすべてのプロセッサに
接続されている。５ＩＩｉｌＤ構成をなす各パラレルプ
ロセッサは同じ命令を受け、各コントローラは、一般に
同じ制御信号を出す。例えば、制御信号はデータ依存性
を考慮しなければならないために差異が生じる場合があ
る。バス４０の同期信号は　２つの目的のために用いら
れる・先ずこれらの同期信号はＭＩＭＤモードからＳＩ
ＭＤモードのオペレージリンに切り換わる時パラレルプ
ロセッサをすべて同じ命令でスタートさせるのに用いら
れ、第２には、これらの同期信号は、いったんＳ！ＭＤ
オペレオペレージリンートした後、全部のパラレルプロ
セッサに等しく作用するとは限らないような何らかの事
象のためにパラレルプロセッサが同期外れになるのを防
ぐのに用いられる（例えば、２つのメモリが同じメモリ
をアクセスする場合、コンフリクト解消ロジックが一方
のメモリを他方より先にメモリにアクセスさせるように
なっている）。このようにして、第６２図のシステムで
は複数個のコントローラを用いているものの、システム
全体としては第６０図の従来のＳＩＭＤｅｌ成と同じ結
果が得られる。前にも説明したように、にＩＭＤモード
で命令メモリとして使用されるメモリの一部をＳＩＭＤ
モードでは必要に応じてデータメモリとして使用する。 第６３図は第６１図及び第６２図のハードウェアを用い
て同期Ｍ！ＭＤオペレー／ヨン用の構成とした実施例を
示す。このモードの場合、各プロセッサは異なる命令を
実行することができるが、それらの命令はバス４０の同
期信号により互いに同期関係に維持される。このオペレ
ージ５ンモードでは、一般に、プロセッサ間で異なる命
令はほんの一部だけであり、プロセッサのメモリアクセ
スを同じ相対的関係に保ことが大切である。 第６４図は、第６１図、第６２図及び第６３図に示すの
と同じハードウェアを用いて可能な他の多くの構成中の
一例を示す。図示例では、プロセッサ１００と１０１は
共通の命令メモリを共用すると共に、バス４０の同期信
号を用いることによりＳＩＭＤオペレオペレージリンに
なっている。これに対して、プロセッサ１０２と１０３
は別個の命令メモリを使用しており、またバス４０の同
期信号を無視してすることによりＭＩＮＤモードで動作
している。これ以外にもプロセッサをＭＩＨＤ、　５Ｉ
ＮＤ、　　あるいは同期ＭＩＨＤの各モードに割り当て
るやり方は多数あり、そのような割り当て方による実施
例が可能なこと、及びこれら　３［類の各モードに任意
の数のプロセッサを割り当てることができるということ
はもちろんである。 夾」Ｌ吐９コＥ圭 以下、この発明のマルチプロセッサシステムの実施例の
重要な特徴を要約して説明する。 この発明のマルチプロセッサシステムの一実施例は、メ
モリソースから供給される命令セットにより各々動作し
て１つまたは２つ以上のアドレス指定可能メモリに対す
るデータの入出移動に依拠する多数の異なるプロセスを
制御することが可能なｎ個（ｎは正の整数）のプロセッ
サと、各々一意のアドレス指定可能空間ををするｍ個（
ｍはｍ〉ｎなる整数）のメモリソースと、上記メモリに
接続され且つ上記プロセッサに接続されたスイッチマト
リクスと、上記スイッチマトリクスをプロセッササイク
ル単位ベースで選択的に且つ同時にイネーブル化して上
記のいずれかのプロセッサと上記いずれかのメモリとを
相互接続し、上記メメモリ空間からの命令セット及びそ
れ以外のアドレス指定可能メモリ空間からのデータをや
りとりさせる回路群と、を具備したことを特徴とする。 このシステムにあって、上記ｎ個のブロセノは、共用命
令セットにより動作可能でこの共用命令セットからの同
じまたは異なる命令ストリームにより並行処理能力にお
いて相互に動作することが可能な複数個のプロセッサと
、及び異なる命令接により動作可能な少なくとも１つの
他のプロセッサとを含み、これらのすべてのプロセッサ
を上記スイッチマトリクスを介して上記ｍ個のメモリソ
ースに接続することができるようにしたものであっても
よい。さらに、　　いずれかのメモリをアクセスする優
先権を有するコンチンシロン回路群を組み込むことも可
能であり、この回路群は何れか１つのメモリについて競
合している時上記他のプロセッサに対して上記共用命令
セットのプロセッサを優先させる回路群を含むことが望
ましい。 これらのプロセッサは割込みを起こすことなく自律的に
上記の各メモリに関して競合するものであってもよく、
コンテンション回路群はさらにシーケンシャルトークン
バラソングを含むものであってもよい。また、上記ｎ個
のプロセッサは、上記メモリへのまたは上記メモリから
のデータ転送を自律的に制御するよう動作する転送プロ
セッサを含み、その自律的な転送がＤＳＰプロセッサま
たはＲＩＳＣプロセッサからの終点命令の結果として起
こるようにしたものであってもよい。上記共用命令セッ
トプロセッサはＤＳＰプロセッサとし、上記他のプロセ
ッサはＲＩＳＣプロセッサとすることが望ましい。 上記マルチプロセッサシステムは、さらに、上記ｍ個の
メモリをアクセスする回路群を含み、これらｍ個のメモ
リの中で上記ｎ個のプロセッサによりアクセスされてい
ない１つ以上のメモリを上記ｎ個のプロセッサによるア
クセスと干渉し合うことなく１つ以上の他のプロセッサ
によりアクセスすることができるようにしたものであっ
てもよい。上記他のプロセッサは上記システムの内外に
より多くのデータを伝送する用よう構成された転送プロ
セッサであってもよい。 また、上記マルチプロセッサシステムは、データ配線に
よるメモリ競合を防ぐための回路群、及びメモリ用途命
令の配線を含むメモリ競合を防ぐための回路群を含むも
のであってもよい。 この発明のマルチプロセッサシステムの他の実施例は、
サイクル単位ベースで実行される命令によって互いに独
立に動作するよう構成された複数個のプロセッサを有し
、且つ複数個のメモリ及び上記のいずれかのプロセッサ
といずれかのメモリとを相互接続する回路群を有し、且
つ上記プロセッサの一部をそのすべてのプロセッサが同
じ命令で動作するＳＩＭＤオペレーティングモードに接
続構成する回路群、及びプロセッサにサイクル単位ベー
スで作用して少なくとも一部の上記プロセッサヲＳＩＭ
Ｄオペレーティングモードのオペレージ騨ンから各プロ
セッサが別個の命令メモリより供給される別個の命令で
動作するＩＩＩＩＭＤオペレーティングモードのオペレ
ーションに切り換える回路群を含むことを特徴とする。 この発明の画像処理システムの一実施例は、メモリソー
スから供給される命令ストリームにより各々動作して各
々一意のアドレス指定可能空間を有するｍ個のアドレス
指定可能メモリに対するデ−タの入出移動に依拠する多
数の異なるプロセスを制御することが可能なｎ個のプロ
セッサを有しくただしｍはｎより大きな整数）、且つ上
記メモリに接続され且つ上記プロセッサに接続されたス
イッチマトリクスを有し、プロセッサが各々特定のプロ
セッサーメモリ関係を有する複数の動作モードで動作す
ることができるよう選択的に且つ同時にいずれかのプロ
セッサをいずれかのメモリに接続する回路群を含み、且
つ上記の動作モード切り換えを行うためにいずれかのプ
ロセッサからいずれか他のプロセッサに信号を伝送する
ためのプロセッサ間通信バスを含むことを特徴とする。 この発明のマルチマルチプロセッサシステムの他の実施
例は、　メモリソースから供給される命令ストリームに
より各々動作して各々アドレス指定可能空間を宵するｍ
個のアドレス指定可能メモリに対するデータの入出移動
に依拠する多数の異なるプロセスを制御することが可能
なｎ個のプロセッサを有し、且つ上記メモリに接続され
ると共に上記プロセッサに接続されたリンクを有するス
イッチマトリクスを有し、且つこのスイッチマトリクス
のリンクの少なくとも１つをスプリットして選択的に且
つ同時に何れかのプロセッサをいずれかのメモリに接続
し、上記メモリとこれに接続された上記プロセッサとの
間で１つまたは２つ以上のアドレス指定可能メモリ空間
からの命令ストリーム及びそれ以外のアドレス指定可能
メモリ空間からのデータをやりとりさせるようにしたこ
とを特徴とする。 この発明の処理装置の実施例は、各々独自の命令を実行
し得る複数個のプロセッサを存し、上記の各プロセッサ
に関連させて設けられ、プロセッサに他のどのプロセッ
サを同期させるかを決定する制御回路群及び上記各プロ
セッサに関連させて設けられ、互いに同期した他のプロ
セッサと同期させるべき命令の境界を決定すると共にそ
れらの境界の間にフラグをセットする命令応動回路群を
伴い、且つ実行待機モードを砧率する各プロセッサに設
けられた回路群を含み、プロセッサに各フラグがセット
されている間は各プロセッサにより各々と同期させるこ
とが決定された他のプロセッサがすべて実行待機モード
になるまでそのプロセッサの中の如何なる命令の実行を
も禁止するよう動作するロジックを有することを特徴と
するものである。 この発明のマルチプロセッサシステムの他の実施例は、
各々一意のアドレス指定空間を有するｍ個のメモリを具
備し、上記ｍこのメモリの全アドレス指定可能空間はｎ
ビットの単一アドレスワードによって決定され、且つ上
記アドレスワードのビット値に従い上記ｍ個のメモリの
アドレス指定可能記憶場所へのアクセスを制御するメモ
リアドレス生成回路を具備し、且つ現アドレスワードに
加えるべきインデックス値をアクセプトして次のアドレ
ス記憶場所を指定するためにビット間のキャリーオーバ
ー信号を有する加算回路群を具備し、且つ通常は一つ隣
のメモリアドレスワードをトグルさせるはずの上記ワー
ドの一部のビットからキャリーオーバー信号をダイバー
トさせ、このキャリーオーバー信号にメモリアドレスワ
ードのりモートビットをトグルさせるよう動作する回路
群を具備したことを特徴とする。 この発明の２進ストリング中の「１」の数を示す回路の
一実施例は、第１及び第２の入力と出力を有するＡＮＤ
ゲートと、第１及び第２の入力と出力を有するＸＯＲゲ
ートとを具備し、このＸＯＲゲートの第１の入力は上記
ＡＮＤゲートの第１の入力に接続されており、ＸＯＲゲ
ートの第２の入力はＡＮＤゲートの第２の入力に接続さ
れており、上記ＡＮＤゲート及びＸＯＲゲートの第２の
入力は２進ストリングの１ビツトを供給されると共に、
ＸＯＲゲートの出力が２進ストリングのビット中の「１
」の数を表す２進数を出力するようにしたことを特徴と
する。 この発明のマルチプロセッサシステムの他の実施例は、
１つまたは２つ以上のアドレス指定可能なメモリからの
データの移動に依拠する異なるいくつかのプロセスを制
御するためにメモリソースから供給される命令ストリー
ムにより動作可能なｎ個のプロセッサを具備し、且つ各
々一意にアドレス指定可能な１個のメモリソースを具備
シており、これらのメモリの一部は上記プロセッサ用の
命令ストリームを共用記憶するよう構成され、その他の
上記メモリはプロセッサ用にデータを記憶するよう構成
されており、且つ上記プロセッサとメモリとの間に通信
リンクを設定するためのスイッチマトリクスを具備し、
このスイッチマトリクスは特定のプロセッサと上記メモ
リの中の命令ストリームを記憶する特定のメモリとの間
で専用の通信を行うためのある種のリンクが具備されて
おり、且つスイッチマトリクスリンクを再構成してそれ
までは命令用に用いられたメモリへのデータアクセスを
可能にする回路群、及びこの回路群と同時に動作してす
べてのプロセッサをある種のリンクの中の特定の１つに
接続し、これによって上記リンクに関連する命令メモリ
からの命令をすべてのシステムプロセッサに伝送させる
よう構成された回路群を具備したことを特徴とするもの
である。 この発明の画像システムの一実施例は、各々ビクセルに
関連する複数個のデータビットで構成し得る複数個のビ
クセルよりなるイメージのイメージ入力を有すると共に
、メモリ、各入力イメージのビクセルをメモリへ伝送す
るイメージバス、及び供給されたイメージをメモリに記
憶されたパラメータに従い解釈するためにこれらのパラ
メータを上記に供給された各イメージのビクセルに適用
する回路群を具備したことを特徴とするものである。 この発明のスイッチマトリクスの一実施例は、複数個の
第１のポートと複数個の第２のポートとを相互接続する
マルチプロセッサシステム用のスイッチマトリクスであ
って、各々上記第１のポートの特定の１つに付随させて
設けられた複数個の縦方向バスと、個々に動作可能な複
数個の叉点と、上記第２のポートに接続されていて、上
記叉点の中のイネーブル化された叉点を介して上記第１
のポートの１つを上記第２のポートのいずれか１つに接
続する複数個の横方向バスとを有し、且つ記憶２のポー
トの中の競合するボート間の競合処理を行って上記各縦
方向バスに接続するためのこれら各縦方向バスに付随さ
せて上記各叉点に設けられた回路群を含むことを特徴と
するものである。 このスイッチマトリクスにあって、特定縦方向バスの各
叉点の競合処理回路は、上記縦方向バスに関連する上記
第　１ポートの永久アドレス名を受は取る回路群を含む
ものであってよく、かつ特定横方向バスの各叉点の競合
処理回路は、上記横方向バスに関連する上記第２ボート
より上記マトリクスを介して特定の第　１ポートへ到る
所望の接続のアドレス名を適時受は取る回路群を含むも
のであってもよい。 上記各叉点の競合処理回路は、２つ以上の上記第　２ポ
ートから同じ第　２ポートのアドレス名を受は取った場
合に上記各縦方向バスに関連する上記叉点の１つに第　
１の優先順位を与えるトークンパッシングロジックを含
むものであってもよく、また上記第　１ポートが複数個
のメモリで、上記第２ボートが複数個のプロセッサであ
ってもよい。上記スイッチマトリクスはシングルチップ
上に、望ましくは上記叉点と共に構築することができ、
また上記競合処理回路は上記第１及び第２ボートと共に
上記シングルチップ上に空間的に分散配設する。 東二約 以上、この発明を特定の実施例に基づき説明してきたが
、当業者であれば種々の変更、修正を示唆することが可
能であり、この発明はそのような変更、修正も発明の範
囲内に含まれるとみなすものである。また、本願は画像
処理を中心として開示、説明したが、この発明のシステ
ムがグラフィクス（図形処理）、信号処理、スピーチ処
理、ンナー　レーダー及びその他の高密度リアルタイム
処理用にも同様に使用可能であるということは明らかで
ある。

【図面の簡単な説明】

第１図及び第２図はこの発明の画像処理システムの構成
を示すブロック図、第３図は一連の画像処理システムを
相互接続して拡張システムとした例ノフロック図、第４
図はこの発明のシステムにオケるパラレルプロセッサと
メモリとを相互接続するクロスバスイッチマトリクスの
詳細図、第５図及び第６図は従来技術によるシステムの
例を示すブロック図、第７図はその改良された構成例を
示すブロック図、第８図及び第９図は従来技術における
プロセッサとメモリの相互作用の概念を示すブロック図
、第１０図はこの発明による構成可変型マルチプロセッ
サの一例の構成を示すブロック図、第１１図は画像処理
システムにおけるアルゴリズム及び制御の流れを示す機
能ブロック図、第１２図乃至第１５図はＳＩＭＤ及びに
ＩＭＤオペレーションモードのイメージビクセルの流れ
を示すブロック図、第１６図はプロセッサ間の割込みポ
ーリング通信を示す模式図、第１７図はクロスバスイッ
チにより相互接続されたプロセッサとメモリのレイアウ
ト模式図、第１８図及び第１９図クロスバスイッチの叉
点の詳細図、第２０図はメモリアクセスのフンテンシジ
ンロジックのタイミング図、第２１図乃至第２３図はプ
ロセッサ間の同期制御の説明図、第２４図乃至２７図は
スライス式アドレス指定技法の説明図、第２８図はＳＩ
ＭＤ／ＭＩＭＤオペレージｅンモードにおける命令デー
タメモリの構成切り換えの詳細を示す説明図、第２９図
はマスタープロセッサの詳細ブロック図、第３０図乃至
第３４図はパラレルプロセッサの詳細ブロック図、第３
５図乃至４５図はパラレルプロセッサのオペレージジン
方法の説明図、第４６図乃至第４８図はパーソナルコン
ビ二一夕として用いられるイメージプロセッサの説明図
、第４９乃至５２図はリモート及びローカルベースによ
る画像システムの使用形態を示すブロック図、第５３図
は画像システムの機能ブロック図、第５４図は「１」計
数回路マトリクスの論理回路図、第５５図は最小規模化
した「１」計数回路の論理図、第５６図は「１」計数回
路の応用形態の一例の説明図、第５７図は転送プロセッ
サのブロック図第５８図はＶＲＡＭと共に使用する状態
を示すパラレルプロセッサのブロック図、第５９図乃至
第６４図は色々なオペレーションモード間の関係を示す
説明図である。 １０・・ψメモリ、 １１・φ・転送メモリ、 １２・１マスタープロセツサ、 Ｉ３・壽・データキャッシュ、 １４１＠命令キヤツシユ、 １５−−・外部メモリ、 ２０・昏・クロスバスイッチマトリクス、４９＊　＊・
通信バス、 １００〜１０３・・・パラレルプロセッサ、１７０　φ
・・フレームコントローラ、４０１〜４０３・・φスリ
ーステートバッファ、２ＩＯ１〜２１０４　　Φ−レジ
スタ及びゲート、２５０４〜２５０８・・ψ加算器セル
、２５０７、２５０８−・−マルチプレクサ、４９００
・拳φイメージシステムプロセッサ及びメモリ、 ・モデム、 曇制御コンソール、 Φデイスプレィ、 拳データ収集装置、 ・コントローラエンジン、 Φ　ＣＯＤ　　ユ　ニ　ッ　ト、 ４３０１　Φ ４９０２・ ９０３− ４９０４・ ４９０５・ ４９０６　・ ４３０７・ ４９０Ｓ・ ５０００・ ５００１　＠ ５００２・ ５００３・ ００４− ５００７　＠ ５００８・ ５００９・ ５０１０・ ５１０１　Φ ５１０２・ ５Ｉ０３・ ５１０４・ １０５− ５４２４φ ・・光学系、 ・・プリントエレメント、 φφイメージシステムプロセブサ、 会・光リディスク、 １ハードデイスクドライブ、 −−ＶＲＡＭ１ ・・ＣＣＤユニット、 Φ・統計学的記録維持、 ・・ラッチ、 命Φ制御対象機構、 ｅ１１出力ディスプレイ、 ・ψイメージシステムプロセッサ、 ■メモリ、 １カメラ、 ・・フラットパネルデイスプレィ、 −−ＣＯＤ　。 ・　・　マ　ト　リ　り　ス。 ソースΦデータ 先行データ Ｃ００Ｏｈ　　＝ ０００４ｈ　　＝ ００２ｈ ′＞　９９９ ’＞？ＢＡ ９９９　？ ０００　＋　ｈ ００３ｈ −Ａ ８− ？？Ａ？ ９Ｌ′）つつ ？ＢＡ？ ′）りつ９ ００２ｈ ００４ｈ Ａ−− −−− ？Ａ？９ ９９９９ ８Ａ？？ ’）’）’ｌ’１ ００３ｈ −− Ａ？？？ ９　？　９９ ＦＩＣ；。 第　　４３ ＣＢＡ （レノスタ） バイト番号 ２１０ （メモリ） ９つつ） ＡＤＤ。 記ｔα。 ＲＥＧ値 ｏｏｏｈ ００４ｈ ＣＢＡ ＣＢＡ ９９つ９ ＣＢＡ ９９つ９ ｏｏｏ＋ｈ ００５ｈ ＢＡ− 一−Ｄ Ｃ８Ａ？ ’＞’；’＋ｚ ＣＢＡ？ ？？？Ｄ ００２ｈ ００６ｈ Ａ−− −０Ｃ ＢＡ？？ ″）″）９　？ ＢＡ？？ ？？ＤＣ ００３ｈ −−− Ａ？？？ ９９９９ ３ 図 （）１ ８ 羅 ■　　＝ １′　　玉 づ 沃　　！ 目 罎 ｏ１！！ ロ　　嵌 り し Ｊ’又− Ｌ　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　Ｊ又−＝Ａ′″Ｉｌ″ｌ に、 し−一一−−−−−−−−−−−−−−−−−−へ一〇

Claims (1)

1. 【特許請求の範囲】 １、メモリソースから供給される命令セットにより各々
   動作して１つまたは２つ以上のアドレス指定可能メモリ
   に対するデータの入出移動に依拠する多数の異なるプロ
   セスを制御することが可能なｎ個（ｎは正の整数）のプ
   ロセッサと； 各々一意のアドレス指定可能空間を有する ｍ個（ｍはｍ＞ｎなる整数）のメモリソースと； 上記メモリに接続され且つ上記プロセッサ に接続されたスイッチマトリクスと； 上記スイッチマトリクスをプロセッササイ クル単位ベースで選択的に且つ同時にイネーブル化して
   上記のいずれかのプロセッサと上記いずれかのメモリと
   を相互接続し、上記メメモリ空間からの命令セット及び
   それ以外のアドレス指定可能メモリ空間からのデータを
   やりとりさせる回路群と； を具備したことを特徴とするマルチプロセッサシステム
   。 ２、前記ｎ個のプロセッサが前記メモリに対するデータ
   転送を独立に制御する転送プロセッサを含み、これらｎ
   個のプロセッサの一部が限定命令セット計算機（ＲＩＳ
   Ｃ）型プロセッサよりなり、前記スイッチマトリクスが
   前記メモリのいずれかにアクセスする優先権を持つコン
   テンション回路群を有しまた上記プロセッサとメモリを
   相互接続するためのリンクを含み且つさらにこれらのリ
   ンクを相互接続するための叉点を含むと共に、上記ＲＩ
   ＳＣ型プロセッサ及び上記転送プロセッサを含む上記ｎ
   個のプロセッサ、前記ｍ個のメモリ、及び上記リンク、
   上記叉点並びに上記コンテンション回路群を含む上記ス
   イッチマトリクスがすべて単一チップ上に形成されてお
   り、さらに上記スイッチマトリクスのリンク、叉点及び
   コンテンション回路群が上記ｎ個のプロセッサ及び上記
   ｍ個のメモリに対し一定の空間的関係を保って上記チッ
   プ上に分散配置されていることを特徴とする請求項１に
   記載のマルチプロセッサシステム。 ３、複数個の第１のポートと複数個の第２のポートとを
   相互接続するマルチプロセッサシステム用のスイッチマ
   トリクスであって： 各々上記第１のポートの特定の１つに付随 させて設けられた複数個の縦方向バスと； 個々に動作可能な複数個の叉点と； 上記第２のポートに接続されていて、上記 叉点の中化された叉点を介して上記第１のポートの１つ
   を上記第２のポートのいずれか１つに接続する複数個の
   横方向バスと； 上記第２のポートの中の競合するポート間 の競合処理を行って上記各縦方向バスに接続するための
   これら各縦方向バスに付随させて設けられた回路群であ
   って上記各叉点に設けられたものを含む回路群と； を具備したことを特徴とするスイッチマトリクス。 ４、メモリソースから供給される命令ストリームにより
   動作し、それらの命令を実行することにより１つまたは
   ２つ以上のアドレス指定可能メモリに対するデータの入
   出移動に依拠するプロセスを制御することが可能なｎ個
   のプロセッサと、各々アドレス指定可能メモリ空間を有
   するｍ個のメモリソースと、上記メモリに接続され且つ
   上記プロセッサに接続されたリンクを有するスイッチマ
   トリクスとを有するマルチプロセッサシステムのオペレ
   ーティング方法において： 選択的に且つ同時に上記のいずれかのプロ セッサと上記のいずれかのメモリとを相互接続し、この
   ように選択された相互接続によって１つまたは２つ以上
   の上記アドレス指定可能メモリ空間からの命令セット及
   びそれ以外の上記アドレス指定可能メモリ空間からのデ
   ータをやりとりするステップと； 上記プロセッサと上記メモリとの間に上記 の如く選択的に行われる相互接続をプロセッササイクル
   単位ベースで切り換えるステップと； を含むことを特徴とするマルチプロセッサシステムのオ
   ペレーティング方法。