JPH03211679A - 論理回路の設計方法 - Google Patents
論理回路の設計方法Info
- Publication number
- JPH03211679A JPH03211679A JP2007847A JP784790A JPH03211679A JP H03211679 A JPH03211679 A JP H03211679A JP 2007847 A JP2007847 A JP 2007847A JP 784790 A JP784790 A JP 784790A JP H03211679 A JPH03211679 A JP H03211679A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- logic
- basic logic
- external terminal
- design
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
論理回路の設計方法に係り、詳しくは主回路の周辺回路
を構成する複数の基本論理素子の組み合わせに基づいて
論理回路パターンを作り出す方法に関し、 論理回路を設計する際、基本論理素子の配置作業、配線
を描く作業等の単純作業の繰り返しによる細部の機能も
れ、単純設計ミス等を防止して、論理設計段階の工数を
大幅に削減でき、ＬＳＩの短期開発化を図ることができ
る論理回路の設計方法を提供することを目的とし、 所要の論理情報に基づいて、主回路と外部端子との間に
結線される周辺回路を構成する基本論理素子の配置デー
タ及び論理結線データを作成するようにした論理回路の
設計方法において、各外部端子に対して予め用意された
周辺回路を構成可能な基本論理素子の種類を全て含んだ
表示を行わせ、その表示より所望の基本論理素子を指定
することにより各外部端子に対してそれぞれ所望の基本
論理素子を選択するとともに、当該基本論理素子と各外
部端子との結線を行うようにした。
を構成する複数の基本論理素子の組み合わせに基づいて
論理回路パターンを作り出す方法に関し、 論理回路を設計する際、基本論理素子の配置作業、配線
を描く作業等の単純作業の繰り返しによる細部の機能も
れ、単純設計ミス等を防止して、論理設計段階の工数を
大幅に削減でき、ＬＳＩの短期開発化を図ることができ
る論理回路の設計方法を提供することを目的とし、 所要の論理情報に基づいて、主回路と外部端子との間に
結線される周辺回路を構成する基本論理素子の配置デー
タ及び論理結線データを作成するようにした論理回路の
設計方法において、各外部端子に対して予め用意された
周辺回路を構成可能な基本論理素子の種類を全て含んだ
表示を行わせ、その表示より所望の基本論理素子を指定
することにより各外部端子に対してそれぞれ所望の基本
論理素子を選択するとともに、当該基本論理素子と各外
部端子との結線を行うようにした。
［産業上の利用分野］
本発明は論理回路の設計方法に係り、詳しくは主回路と
外部端子との間に結線される周辺回路を基本論理素子の
組み合わせにより作り出す方法に関するものである。
外部端子との間に結線される周辺回路を基本論理素子の
組み合わせにより作り出す方法に関するものである。
近年、ＬＳＩの高集積化、ライフサイクルの縮小化に伴
って、より高性能なＬＳＩを短期間で設計、製造するこ
とが要求されている。このため、増加傾向にあるユーザ
作成の論理情報を簡単、かつ、スピーデイに入力できる
手段が必要になってきている。
って、より高性能なＬＳＩを短期間で設計、製造するこ
とが要求されている。このため、増加傾向にあるユーザ
作成の論理情報を簡単、かつ、スピーデイに入力できる
手段が必要になってきている。
［従来の技術］
従来、第６図に示すような例えばＲＯＭ （リードオン
リメモリ）、ＲＡＭ（ランダムアクセスメモリ）、ＰＬ
Ａ（プログラマブルロジックアレー）等のメモリ回路１
を主回路とする周辺回路の設計においては、第７図に示
すように設計者は手作業により入力又は出力端子等の外
部端子２、インバータ３．Ｅｘ−オア回路４．Ｄフリッ
プフロンブ回路５等の基本論理素子の配置をそれぞれ行
った後、ラインのスタート位置、ラインの曲がる位置及
びラインの終点にカーソルを移動させることにより基本
論理素子間又はセル間の結線を行うようになっていた。
リメモリ）、ＲＡＭ（ランダムアクセスメモリ）、ＰＬ
Ａ（プログラマブルロジックアレー）等のメモリ回路１
を主回路とする周辺回路の設計においては、第７図に示
すように設計者は手作業により入力又は出力端子等の外
部端子２、インバータ３．Ｅｘ−オア回路４．Ｄフリッ
プフロンブ回路５等の基本論理素子の配置をそれぞれ行
った後、ラインのスタート位置、ラインの曲がる位置及
びラインの終点にカーソルを移動させることにより基本
論理素子間又はセル間の結線を行うようになっていた。
［発明が解決しようとする課題］
上記の設計方法は、規則性のない複雑な論理回路の設計
や、同じパターンの繰り返しのある論理回路の設計に適
している。ところが、ＲＯＭ、ＲＡＭ、ＰＬＡ等のメモ
リ回路１を含む論理回路の設計のように同じパターンの
繰り返しではあっても少しずつ回路構成が違っている場
合の論理設計では、入出力バンファ、エンコーダ、デコ
ーダ等の周辺回路に使用する基本論理素子、セル等があ
る程度固定であるが、その他は基本論理素子の組み合わ
せになる。従って、設計者は基本論理素子の組み合わせ
の単純作業と修正を繰り返して周辺回路の設計を進める
こととなり、細部の機能もれや単純な入力ミスを多発さ
せ、単純作業における設計工数の増大を招くという問題
点がある。
や、同じパターンの繰り返しのある論理回路の設計に適
している。ところが、ＲＯＭ、ＲＡＭ、ＰＬＡ等のメモ
リ回路１を含む論理回路の設計のように同じパターンの
繰り返しではあっても少しずつ回路構成が違っている場
合の論理設計では、入出力バンファ、エンコーダ、デコ
ーダ等の周辺回路に使用する基本論理素子、セル等があ
る程度固定であるが、その他は基本論理素子の組み合わ
せになる。従って、設計者は基本論理素子の組み合わせ
の単純作業と修正を繰り返して周辺回路の設計を進める
こととなり、細部の機能もれや単純な入力ミスを多発さ
せ、単純作業における設計工数の増大を招くという問題
点がある。
本発明は上記問題点を解決するためになされたものであ
って、その目的は論理回路を設計する際、基本論理素子
の配置作業、配線を描く作業等の単純作業の繰り返しに
よる細部の機能もれ、単純設計ミス等を防止して、論理
設計段階の工数を大幅に削減でき、ＬＳＩの短期開発化
を図ることができる論理回路の設計方法を提供すること
にある。
って、その目的は論理回路を設計する際、基本論理素子
の配置作業、配線を描く作業等の単純作業の繰り返しに
よる細部の機能もれ、単純設計ミス等を防止して、論理
設計段階の工数を大幅に削減でき、ＬＳＩの短期開発化
を図ることができる論理回路の設計方法を提供すること
にある。
［課題を解決するための手段］
所要の論理情報に基づいて、主回路と外部端子との間に
結線される周辺回路を構成する基本論理素子の配置デー
タ及び論理結線データを作成するようにした論理回路の
設計方法において、各外部端子に対して予め用意された
周辺回路を構成可能な基本論理素子の種類を全て含んだ
表示を行わせ、その表示より所望の基本論理素子を指定
することにより各外部端子に対してそれぞれ所望の基本
論理素子を選択するとともに、当該基本論理素子と各外
部端子との結線を行う。
結線される周辺回路を構成する基本論理素子の配置デー
タ及び論理結線データを作成するようにした論理回路の
設計方法において、各外部端子に対して予め用意された
周辺回路を構成可能な基本論理素子の種類を全て含んだ
表示を行わせ、その表示より所望の基本論理素子を指定
することにより各外部端子に対してそれぞれ所望の基本
論理素子を選択するとともに、当該基本論理素子と各外
部端子との結線を行う。
［作用］
各外部端子に対して予め用意された周辺回路を構成可能
な基本論理素子の種類を全て含んだ表示を行わせ、その
表示より所望の基本論理素子を指定することにより各外
部端子に対してそれぞれ所望の基本論理素子を選択する
とともに、当該基本論理素子と各外部端子との結線を行
うようにしたので、基本論理素子の配置作業、配線を描
く作業等の単純作業の繰り返しによる細部の機能もれ、
単純設計ミス等が防止され、これにより論理設計段階の
工数が大幅に削減され、ＬＳＩの短期開発化が容易にな
る。
な基本論理素子の種類を全て含んだ表示を行わせ、その
表示より所望の基本論理素子を指定することにより各外
部端子に対してそれぞれ所望の基本論理素子を選択する
とともに、当該基本論理素子と各外部端子との結線を行
うようにしたので、基本論理素子の配置作業、配線を描
く作業等の単純作業の繰り返しによる細部の機能もれ、
単純設計ミス等が防止され、これにより論理設計段階の
工数が大幅に削減され、ＬＳＩの短期開発化が容易にな
る。
［実施例コ
以下、本発明をメモリ回路を主回路とする周辺回路の論
理設計に具体化した一実施例を第１〜５図に従って詳細
に説明する。
理設計に具体化した一実施例を第１〜５図に従って詳細
に説明する。
第６図に示すユーザが作成した論理情報よりなる論理回
路を設計するには、まず、第１図に示すようにメモリ回
路１の周辺回路を構成する入力又は出力端子等の外部端
子２、インバータ３．Ｅｘ−オア回路４．Ｄフリップフ
ロップ回路５等の基本論理素子を外部端子２について分
割する。
路を設計するには、まず、第１図に示すようにメモリ回
路１の周辺回路を構成する入力又は出力端子等の外部端
子２、インバータ３．Ｅｘ−オア回路４．Ｄフリップフ
ロップ回路５等の基本論理素子を外部端子２について分
割する。
次に、第２図に示すようにＣＡＤ （コンピュータ支援
デザイン）装置の画面上にメモリ回路１と、その左側に
割り付けられた複数の外部端子Ｔ１及び右側に割り付け
られた複数の外部端子Ｔｒとのパターンを表示させると
ともに、操作指示メニューＨを表示させる。この状態に
おいて、操作指示メニューＨに従ってカーソル移動キー
を上矢印方向に操作してカーソルを所望の外部端子Ｔ！
に移動させ、ｒＣＲ」キーを操作して例えば外部端子Ｔ
Ｉ！、８を選択する。
デザイン）装置の画面上にメモリ回路１と、その左側に
割り付けられた複数の外部端子Ｔ１及び右側に割り付け
られた複数の外部端子Ｔｒとのパターンを表示させると
ともに、操作指示メニューＨを表示させる。この状態に
おいて、操作指示メニューＨに従ってカーソル移動キー
を上矢印方向に操作してカーソルを所望の外部端子Ｔ！
に移動させ、ｒＣＲ」キーを操作して例えば外部端子Ｔ
Ｉ！、８を選択する。
外部端子Ｔｆｆｉ８を選択すると、第３図に示すように
ＣＡＤ装置の直面上には新たにマクロ選択メニューＭが
表示される。このメニューＭのうち、カーソルをｒＰＲ
ＯＧＲＡＭＪに移動させ、「ＣＲ」キーの操作により選
択すると、画面上には太線枠で示されるようにメモリ回
路１の周辺回路を構成できる全ての基本論理素子、即ち
インバータ３、Ｅｘ−オア回路４．Ｄフリップフロップ
回路５、フリップフロップ回路６□ スリーステートバ
ッファ７等と、アウトプットイネーブル端子ＯＥ。
ＣＡＤ装置の直面上には新たにマクロ選択メニューＭが
表示される。このメニューＭのうち、カーソルをｒＰＲ
ＯＧＲＡＭＪに移動させ、「ＣＲ」キーの操作により選
択すると、画面上には太線枠で示されるようにメモリ回
路１の周辺回路を構成できる全ての基本論理素子、即ち
インバータ３、Ｅｘ−オア回路４．Ｄフリップフロップ
回路５、フリップフロップ回路６□ スリーステートバ
ッファ７等と、アウトプットイネーブル端子ＯＥ。
オア入力端子ＯＲＩ、ＯＲ２，アンド入力端子ＡＮ等の
当該外部端子Ｔ１８の候補端子及び配線情報の一部を含
んだパターンが表示される。
当該外部端子Ｔ１８の候補端子及び配線情報の一部を含
んだパターンが表示される。
この状態で、カーソルは第４図に示す太線枠内にて一対
の基本論理素子間に移動しており、例えばＥｘ−オア回
路４とフリップフロップ回路６との間においてカーソル
移動キーを上方向（又は下方向）に１回操作する毎に配
線経路を順次変化させ、所望する経路となったらｒＣＲ
Ｊキーを操作して両回路４，６間を結線する。尚、イン
バータ３とスリーステートバッフ７７間は既に結線が済
んだ状態を示す。そして、この太線枠内にて結線が決ま
って当該外部端子ＴＰ８がアウトプットイネーブル端子
ＯＥ、オア入力端子ＯＲＩ、ＯＲ２゜アンド入力端子Ａ
Ｎのいずれかに決定されると、第４図に示す太線枠のパ
ターンは消え、第２図に示す外部端子Ｔｆｆｉ９にカー
ソルが移動する。
の基本論理素子間に移動しており、例えばＥｘ−オア回
路４とフリップフロップ回路６との間においてカーソル
移動キーを上方向（又は下方向）に１回操作する毎に配
線経路を順次変化させ、所望する経路となったらｒＣＲ
Ｊキーを操作して両回路４，６間を結線する。尚、イン
バータ３とスリーステートバッフ７７間は既に結線が済
んだ状態を示す。そして、この太線枠内にて結線が決ま
って当該外部端子ＴＰ８がアウトプットイネーブル端子
ＯＥ、オア入力端子ＯＲＩ、ＯＲ２゜アンド入力端子Ａ
Ｎのいずれかに決定されると、第４図に示す太線枠のパ
ターンは消え、第２図に示す外部端子Ｔｆｆｉ９にカー
ソルが移動する。
第５図は本実施例における設計処理を示すフローチャー
トであり、未処置の外部端子があるかぎり、上記と同様
にして基本論理素子及び結線を決定するようになってい
る。
トであり、未処置の外部端子があるかぎり、上記と同様
にして基本論理素子及び結線を決定するようになってい
る。
このように本実施例ではメモリ回路１の周辺に割り付け
た各外部端子Ｔｉｅ、Ｔｒに対して周辺回路を構成する
インバータ３．Ｅｘ−オア回路４゜Ｄフリップフロップ
回路５．フリップフロップ回路６．スリーステートバッ
フ７７等の基本論理素子と、アウトプットイネーブル端
子ＯＥ、オア入力端子○Ｒ１，ＯＲ２，アンド入力端子
ＡＮ等の当該外部端子Ｔｊ２８の候補端子及び配線情報
の一部を含んだパターンを表示させ、一対の基本論理素
子間又は基本論理素子と端子との間に結線を決定するこ
とにより、所望の基本論理素子を選択するようにしたの
で、基本論理素子の配置作業、配線を描（作業等の単純
作業の繰り返しによる細部の機能もれ、単純設計ミス等
を防止して、論理設計段階の工数を大幅に削減でき、Ｌ
ＳＩの短期開発化を図ることができる。
た各外部端子Ｔｉｅ、Ｔｒに対して周辺回路を構成する
インバータ３．Ｅｘ−オア回路４゜Ｄフリップフロップ
回路５．フリップフロップ回路６．スリーステートバッ
フ７７等の基本論理素子と、アウトプットイネーブル端
子ＯＥ、オア入力端子○Ｒ１，ＯＲ２，アンド入力端子
ＡＮ等の当該外部端子Ｔｊ２８の候補端子及び配線情報
の一部を含んだパターンを表示させ、一対の基本論理素
子間又は基本論理素子と端子との間に結線を決定するこ
とにより、所望の基本論理素子を選択するようにしたの
で、基本論理素子の配置作業、配線を描（作業等の単純
作業の繰り返しによる細部の機能もれ、単純設計ミス等
を防止して、論理設計段階の工数を大幅に削減でき、Ｌ
ＳＩの短期開発化を図ることができる。
［発明の効果１
以上詳述したようにこの発明によれば、論理回路を設計
する際、基本論理素子の配置作業、配線を描く作業等の
単純作業の繰り返しによる細部の機能もれ、単純設計ミ
ス等を防止して、論理設計段階の工数を大幅に削減でき
、ＬＳＩの短期開発化を図ることができる優れた効果が
ある。
する際、基本論理素子の配置作業、配線を描く作業等の
単純作業の繰り返しによる細部の機能もれ、単純設計ミ
ス等を防止して、論理設計段階の工数を大幅に削減でき
、ＬＳＩの短期開発化を図ることができる優れた効果が
ある。
第１〜６図は本発明をメモリ回路の周辺回路の論理設計
に具体化した一実施例を示す図であり、第１図は周辺回
路を外部端子毎にグループ化する工程を示す図、 第２図は外部端子の選択工程を示す図、第３図は基本論
理素子の選択工程を示す図、第４図は結線工程を示す図
、 第５図は一実施例における論理回路の設計処理を示すフ
ローチャート、 第６図は論理回路の一例を示す電気ブロック回路図であ
る。 第７図は従来における論理回路の設計処理を示すフロー
チャートである。 図において、 １は主回路としてのメモリ回路、 ３はインバータ、 ４はＥｘ−オア回路、 ５はＤフリップフロップ、 ６はフリップフロップ、 ７はスリーステートバッファである。 第１図 周辺回路を外部端子毎ｌ乙グループ化する工稈を示す図
−実施例［こおける論理回路の設計処理を示すフローチ
セート第４図 結縮工裡を示す戸 ゴ 第６図 ！！理四回路一例を示す電気プロ・シフ回路図第７図
に具体化した一実施例を示す図であり、第１図は周辺回
路を外部端子毎にグループ化する工程を示す図、 第２図は外部端子の選択工程を示す図、第３図は基本論
理素子の選択工程を示す図、第４図は結線工程を示す図
、 第５図は一実施例における論理回路の設計処理を示すフ
ローチャート、 第６図は論理回路の一例を示す電気ブロック回路図であ
る。 第７図は従来における論理回路の設計処理を示すフロー
チャートである。 図において、 １は主回路としてのメモリ回路、 ３はインバータ、 ４はＥｘ−オア回路、 ５はＤフリップフロップ、 ６はフリップフロップ、 ７はスリーステートバッファである。 第１図 周辺回路を外部端子毎ｌ乙グループ化する工稈を示す図
−実施例［こおける論理回路の設計処理を示すフローチ
セート第４図 結縮工裡を示す戸 ゴ 第６図 ！！理四回路一例を示す電気プロ・シフ回路図第７図
Claims (1)
- 【特許請求の範囲】 所要の論理情報に基づいて、主回路と外部端子との間に
結線される周辺回路を構成する基本論理素子の配置デー
タ及び論理結線データを作成するようにした論理回路の
設計方法において、 各外部端子に対して予め用意された周辺回路を構成可能
な基本論理素子の種類を全て含んだ表示を行わせ、その
表示より所望の基本論理素子を指定することにより各外
部端子に対してそれぞれ所望の基本論理素子を選択する
とともに、当該基本論理素子と各外部端子との結線を行
うようにしたことを特徴とする論理回路の設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007847A JPH03211679A (ja) | 1990-01-17 | 1990-01-17 | 論理回路の設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007847A JPH03211679A (ja) | 1990-01-17 | 1990-01-17 | 論理回路の設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03211679A true JPH03211679A (ja) | 1991-09-17 |
Family
ID=11677014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007847A Pending JPH03211679A (ja) | 1990-01-17 | 1990-01-17 | 論理回路の設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03211679A (ja) |
-
1990
- 1990-01-17 JP JP2007847A patent/JPH03211679A/ja active Pending
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