JPH0520392A - Ｌｓｉシステムの設計支援装置 - Google Patents
Ｌｓｉシステムの設計支援装置Info
- Publication number
- JPH0520392A JPH0520392A JP3168327A JP16832791A JPH0520392A JP H0520392 A JPH0520392 A JP H0520392A JP 3168327 A JP3168327 A JP 3168327A JP 16832791 A JP16832791 A JP 16832791A JP H0520392 A JPH0520392 A JP H0520392A
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- Japan
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- designated
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- Pending
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Abstract
(57)【要約】
【目的】 設計データの修正を迅速かつ正確に行い、作
業性を向上することを目的とする。 【構成】 指定された新たな１乃至複数のブロックおよ
び全体を構成するブロック並びに信号の接続関係から、
指定されたブロックを新たなブロックとし、指定された
ブロックの設計データを作成し、指定外のブロックおよ
び指定外のブロックの設計データを作成し、指定された
ブロックおよび指定外のブロックを接続する設計データ
を作成するブロック分割作成部１４を備えた。
業性を向上することを目的とする。 【構成】 指定された新たな１乃至複数のブロックおよ
び全体を構成するブロック並びに信号の接続関係から、
指定されたブロックを新たなブロックとし、指定された
ブロックの設計データを作成し、指定外のブロックおよ
び指定外のブロックの設計データを作成し、指定された
ブロックおよび指定外のブロックを接続する設計データ
を作成するブロック分割作成部１４を備えた。
Description
【０００１】
【産業上の利用分野】本発明はＬＳＩシステムの設計開
発に用いる設計支援装置に関する。
発に用いる設計支援装置に関する。
【０００２】
【従来の技術】従来、この種の設計支援装置によりＬＳ
Ｉまたは複数のＬＳＩを含むＬＳＩシステムを設計開発
する場合は、回路全体を各機能を行うブロックに分割
し、そのブロック内を更に小さなブロックに分割して階
層的に設計を行う。そして、かかるブロック分割では、
ブロックに分割する時点で、そのブロックがどの程度の
回路規模になるかを予想して、設計し易い回路規模のブ
ロック或いはＬＳＩの１チップに収まるブロックに分割
していた。
Ｉまたは複数のＬＳＩを含むＬＳＩシステムを設計開発
する場合は、回路全体を各機能を行うブロックに分割
し、そのブロック内を更に小さなブロックに分割して階
層的に設計を行う。そして、かかるブロック分割では、
ブロックに分割する時点で、そのブロックがどの程度の
回路規模になるかを予想して、設計し易い回路規模のブ
ロック或いはＬＳＩの１チップに収まるブロックに分割
していた。
【０００３】
【発明が解決しようとする課題】然し乍ら、上述した従
来の階層設計においては、初期段階でブロック分割を行
う際に予想した回路規模と、設計が進んで得られた実際
の回路規模とは一致しない場合が多い。予想した回路規
模と実際の回路規模が著しく異なる場合は、当初ＬＳＩ
の１チップにしようと考えていたブロックが１チップに
収まらなくなってしまい、再度ブロック分割をしなおさ
なければならない。更に、既に設計開発の済んだＬＳＩ
システムを、より集積度の高いＬＳＩ製造技術を使って
再度開発するような場合において、既に行われたブロッ
ク分割を変更して、再度ブロック分割をしなおさなけれ
ばならない。従って、作業性が低下するという問題点が
あった。
来の階層設計においては、初期段階でブロック分割を行
う際に予想した回路規模と、設計が進んで得られた実際
の回路規模とは一致しない場合が多い。予想した回路規
模と実際の回路規模が著しく異なる場合は、当初ＬＳＩ
の１チップにしようと考えていたブロックが１チップに
収まらなくなってしまい、再度ブロック分割をしなおさ
なければならない。更に、既に設計開発の済んだＬＳＩ
システムを、より集積度の高いＬＳＩ製造技術を使って
再度開発するような場合において、既に行われたブロッ
ク分割を変更して、再度ブロック分割をしなおさなけれ
ばならない。従って、作業性が低下するという問題点が
あった。
【０００４】本発明の目的は、上述した問題点に鑑み、
設計データの修正を迅速かつ正確に行い、作業性を向上
したＬＳＩシステムの設計支援装置を提供するものであ
る。
設計データの修正を迅速かつ正確に行い、作業性を向上
したＬＳＩシステムの設計支援装置を提供するものであ
る。
【０００５】
【課題を解決するための手段】本発明は上述した目的を
達成するため、ＬＳＩシステムのブロック構成および信
号の接続関係をＬＳＩシステムの設計データから解析す
るブロック構成表示部と、複数のブロックを纏めて新た
なブロックに指定する情報および前記ブロック構成表示
部から前記設計データの解析結果を受け取るブロック指
定受付部と、指定された新たなブロックおよび全体を構
成するブロック並びに信号の接続関係から、前記指定さ
れたブロックを新たなブロックとし、前記新たなブロッ
クの設計データを作成し、指定外のブロックおよび前記
指定外のブロックの設計データを作成すると共に、前記
新たなブロックおよび前記指定外のブロックを接続する
設計データを作成するブロック分割作成部とを具備した
ものである。
達成するため、ＬＳＩシステムのブロック構成および信
号の接続関係をＬＳＩシステムの設計データから解析す
るブロック構成表示部と、複数のブロックを纏めて新た
なブロックに指定する情報および前記ブロック構成表示
部から前記設計データの解析結果を受け取るブロック指
定受付部と、指定された新たなブロックおよび全体を構
成するブロック並びに信号の接続関係から、前記指定さ
れたブロックを新たなブロックとし、前記新たなブロッ
クの設計データを作成し、指定外のブロックおよび前記
指定外のブロックの設計データを作成すると共に、前記
新たなブロックおよび前記指定外のブロックを接続する
設計データを作成するブロック分割作成部とを具備した
ものである。
【０００６】
【作用】本発明においては、指定されたブロックの設計
データを作成すると共に、指定外のブロックの設計デー
タを作成し、指定されたブロックおよび指定外のブロッ
クを接続する設計データを作成するブロック分割作成部
を設けたので、設計データの修正が自動化され、設計デ
−タの修正が迅速かつ正確になる。
データを作成すると共に、指定外のブロックの設計デー
タを作成し、指定されたブロックおよび指定外のブロッ
クを接続する設計データを作成するブロック分割作成部
を設けたので、設計データの修正が自動化され、設計デ
−タの修正が迅速かつ正確になる。
【０００７】
【実施例】以下、本発明のＬＳＩシステムの設計支援装
置に係わる一実施例を図１乃至図９に基づいて説明す
る。
置に係わる一実施例を図１乃至図９に基づいて説明す
る。
【０００８】図１は設計支援装置の基本的なシステム構
成図である。同図において、設計支援装置１１は、設計
者が予め作成した階層設計データ１５を入力し、これを
解析することにより、ブロック構成表示データ１６とし
て、ブロック図或いはテキストによる回路記述を表示す
るブロック構成表示部１２と、ブロック構成表示データ
１６の必要な情報および新たに纏めたいブロックを指定
する設計者指示の情報を受け取るブロック指定受付部１
３と、ブロック指定受付部１３から出力される上記情報
を基に指定されたブロックを新たなブロックとし、その
ブロックの設計データを作成し、指定外のブロックを新
たなブロックとし、そのブロックの設計データを作成す
ると共に、これら新たに作成されたブロックを接続する
設計データを作成することにより、追加修正された設計
データ１８を出力するブロック分割作成部１４とから構
成されている。
成図である。同図において、設計支援装置１１は、設計
者が予め作成した階層設計データ１５を入力し、これを
解析することにより、ブロック構成表示データ１６とし
て、ブロック図或いはテキストによる回路記述を表示す
るブロック構成表示部１２と、ブロック構成表示データ
１６の必要な情報および新たに纏めたいブロックを指定
する設計者指示の情報を受け取るブロック指定受付部１
３と、ブロック指定受付部１３から出力される上記情報
を基に指定されたブロックを新たなブロックとし、その
ブロックの設計データを作成し、指定外のブロックを新
たなブロックとし、そのブロックの設計データを作成す
ると共に、これら新たに作成されたブロックを接続する
設計データを作成することにより、追加修正された設計
データ１８を出力するブロック分割作成部１４とから構
成されている。
【０００９】次に、かかる構成の設計支援装置の作用を
述べる。
述べる。
【００１０】先ず、階層設計データ１５がブロック構成
表示部１２により解析され、ブロック構成表示データ１
６として、図２に示すようなモジュールＭ１のブロック
構成図および図３に示すようなテキストによる回路記述
が得られる。図２において、モジュールＭ１は、外部入
力端子Ｉ１および外部双方向端子Ｂ１ならびに外部出力
端子Ｏ１が接続されるサブブロックＭＡと、外部入力端
子Ｉ２および外部双方向端子Ｂ１が接続されるサブブロ
ックＭＢと、外部入力端子Ｉ３および外部双方向端子Ｂ
２，Ｂ３が接続されるサブブロックＭＣと、外部入力端
子Ｉ４および外部出力端子Ｏ２が接続されるサブブロッ
クＭＤと、外部入力端子Ｉ５および外部出力端子Ｏ３な
らびに外部双方向端子Ｂ３が接続されるサブブロックＭ
Ｅとから構成されている。さらに、サブブロックＭＡ，
ＭＢは内部信号Ｓ１で接続され、サブブロックＭＢ，Ｍ
Ｃは内部信号Ｓ２で接続され、サブブロックＭＡ，ＭＤ
は内部信号Ｓ３で接続され、サブブロックＭＢ，ＭＤ，
ＭＥは内部信号Ｓ４，Ｓ６で接続されると共に、サブブ
ロックＭＥ，ＭＣは内部信号Ｓ５により接続されてい
る。
表示部１２により解析され、ブロック構成表示データ１
６として、図２に示すようなモジュールＭ１のブロック
構成図および図３に示すようなテキストによる回路記述
が得られる。図２において、モジュールＭ１は、外部入
力端子Ｉ１および外部双方向端子Ｂ１ならびに外部出力
端子Ｏ１が接続されるサブブロックＭＡと、外部入力端
子Ｉ２および外部双方向端子Ｂ１が接続されるサブブロ
ックＭＢと、外部入力端子Ｉ３および外部双方向端子Ｂ
２，Ｂ３が接続されるサブブロックＭＣと、外部入力端
子Ｉ４および外部出力端子Ｏ２が接続されるサブブロッ
クＭＤと、外部入力端子Ｉ５および外部出力端子Ｏ３な
らびに外部双方向端子Ｂ３が接続されるサブブロックＭ
Ｅとから構成されている。さらに、サブブロックＭＡ，
ＭＢは内部信号Ｓ１で接続され、サブブロックＭＢ，Ｍ
Ｃは内部信号Ｓ２で接続され、サブブロックＭＡ，ＭＤ
は内部信号Ｓ３で接続され、サブブロックＭＢ，ＭＤ，
ＭＥは内部信号Ｓ４，Ｓ６で接続されると共に、サブブ
ロックＭＥ，ＭＣは内部信号Ｓ５により接続されてい
る。
【００１１】ここで、図４に示すようなサブブロックＭ
Ａ，ＭＢ，ＭＣを１つの纏まったブロックのモジュール
Ｍ１１とし、更に、図５に示すようなサブブロックＭ
Ｄ，ＭＥを１つの纏まったブロックのモジュールＭ１２
とする設計者の指示およびブロック構成表示データ１６
の所要デ−タをブロック指定受付部１３が受け付ける。
そして、図６に示すように、ブロック分割作成部１４
が、設計者指示およびブロック構成表示データ１６を基
にモジュールＭ１１およびモジュールＭ１２をサブブロ
ックとして新たに作成した後、これらを接続し、修正変
更されたモジュールＭ１を作成する。
Ａ，ＭＢ，ＭＣを１つの纏まったブロックのモジュール
Ｍ１１とし、更に、図５に示すようなサブブロックＭ
Ｄ，ＭＥを１つの纏まったブロックのモジュールＭ１２
とする設計者の指示およびブロック構成表示データ１６
の所要デ−タをブロック指定受付部１３が受け付ける。
そして、図６に示すように、ブロック分割作成部１４
が、設計者指示およびブロック構成表示データ１６を基
にモジュールＭ１１およびモジュールＭ１２をサブブロ
ックとして新たに作成した後、これらを接続し、修正変
更されたモジュールＭ１を作成する。
【００１２】即ち、ブロック分割作成部１４は、ブロッ
ク指定受付部１３からの設計者の指示により指定された
ブロックを新たなブロックとし、そのブロックの設計デ
ータを作成し、指定外のブロックを新たなブロックと
し、そのブロックの設計データを作成すると共に、これ
ら新たに作成されたブロックを接続する設計データを作
成し、モジュールＭ１の追加修正された設計デ−タ１８
を出力する。
ク指定受付部１３からの設計者の指示により指定された
ブロックを新たなブロックとし、そのブロックの設計デ
ータを作成し、指定外のブロックを新たなブロックと
し、そのブロックの設計データを作成すると共に、これ
ら新たに作成されたブロックを接続する設計データを作
成し、モジュールＭ１の追加修正された設計デ−タ１８
を出力する。
【００１３】そして、この場合、モジュールＭ１１にお
いて、モジュールＭ１の外部入力端子Ｉ４，Ｉ５および
外部出力端子Ｏ２，Ｏ３は無くなり、モジュールＭ１の
外部双方向端子Ｂ３は外部入力端子となる。また、モジ
ュールＭ１の内部信号Ｓ３，Ｓ４，Ｓ５は外部入力端子
および外部双方向端子となる。
いて、モジュールＭ１の外部入力端子Ｉ４，Ｉ５および
外部出力端子Ｏ２，Ｏ３は無くなり、モジュールＭ１の
外部双方向端子Ｂ３は外部入力端子となる。また、モジ
ュールＭ１の内部信号Ｓ３，Ｓ４，Ｓ５は外部入力端子
および外部双方向端子となる。
【００１４】さらに、モジュールＭ１２において、モジ
ュールＭ１の外部入力端子Ｉ１，Ｉ２，Ｉ３および外部
双方向端子Ｂ１，Ｂ２は無くなり、モジュールＭ１の内
部信号Ｓ３，Ｓ４，Ｓ５は外部出力端子および外部双方
向端子となる。
ュールＭ１の外部入力端子Ｉ１，Ｉ２，Ｉ３および外部
双方向端子Ｂ１，Ｂ２は無くなり、モジュールＭ１の内
部信号Ｓ３，Ｓ４，Ｓ５は外部出力端子および外部双方
向端子となる。
【００１５】なお、図７はモジュールＭ１１のテキスト
による記述を行った例を示す図であり、図８はモジュー
ルＭ１２のテキストによる記述を行った例を示す図であ
る。また、図９は変更されたモジュールＭ１のテキスト
による記述を示す図である。
による記述を行った例を示す図であり、図８はモジュー
ルＭ１２のテキストによる記述を行った例を示す図であ
る。また、図９は変更されたモジュールＭ１のテキスト
による記述を示す図である。
【００１６】
【発明の効果】以上説明したように本発明によれば、指
定されたブロックの設計データを作成すると共に、指定
外のブロックの設計データを作成し、指定されたブロッ
クおよび指定外のブロックを接続する設計データを作成
するブロック分割作成部を設けたので、設計データの修
正が自動化される。よって、設計デ−タの修正が迅速か
つ正確にでき、作業性が向上できる。
定されたブロックの設計データを作成すると共に、指定
外のブロックの設計データを作成し、指定されたブロッ
クおよび指定外のブロックを接続する設計データを作成
するブロック分割作成部を設けたので、設計データの修
正が自動化される。よって、設計デ−タの修正が迅速か
つ正確にでき、作業性が向上できる。
【図１】本発明の設計支援装置の基本的なシステム構成
図である。
図である。
【図２】モジュールＭ１のブロック図である。
【図３】モジュールＭ１のテキストによる記述を行った
例を示す図である。
例を示す図である。
【図４】モジュールＭ１１のブロック図である。
【図５】モジュールＭ１２のブロック図である。
【図６】変更されたモジュールＭ１のブロック図であ
る。
る。
【図７】モジュールＭ１１のテキストによる記述を行っ
た例を示す図である。
た例を示す図である。
【図８】モジュールＭ１２のテキストによる記述を行っ
た例を示す図である。
た例を示す図である。
【図９】変更されたモジュールＭ１のテキストによる記
述を示す図である。
述を示す図である。
１１ 設計支援装置 １２ ブロック構成表示部 １３ ブロック指定受付部 １４ ブロック分割作成部 １５ 設計データ １６ ブロック構成表示データ １８ 追加修正された設計データ
Claims (1)
- 【特許請求の範囲】 【請求項１】 ＬＳＩシステムのブロック構成および信
号の接続関係をＬＳＩシステムの設計データから解析す
るブロック構成表示部と、複数のブロックを纏めて新た
なブロックに指定する情報および前記ブロック構成表示
部から前記設計データの解析結果を受け取るブロック指
定受付部と、指定された新たなブロックおよび全体を構
成するブロック並びに信号の接続関係から、前記指定さ
れたブロックを新たなブロックとし、前記新たなブロッ
クの設計データを作成し、指定外のブロックおよび前記
指定外のブロックの設計データを作成すると共に、前記
新たなブロックおよび前記指定外のブロックを接続する
設計データを作成するブロック分割作成部とを具備した
ことを特徴とするＬＳＩシステムの設計支援装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168327A JPH0520392A (ja) | 1991-07-09 | 1991-07-09 | Ｌｓｉシステムの設計支援装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168327A JPH0520392A (ja) | 1991-07-09 | 1991-07-09 | Ｌｓｉシステムの設計支援装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520392A true JPH0520392A (ja) | 1993-01-29 |
Family
ID=15865989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3168327A Pending JPH0520392A (ja) | 1991-07-09 | 1991-07-09 | Ｌｓｉシステムの設計支援装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520392A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7019982B2 (en) | 2002-06-26 | 2006-03-28 | Orion Electric Co., Ltd. | Foolproof polarity indications of poled electronic parts or devices in printed circuit board |
-
1991
- 1991-07-09 JP JP3168327A patent/JPH0520392A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7019982B2 (en) | 2002-06-26 | 2006-03-28 | Orion Electric Co., Ltd. | Foolproof polarity indications of poled electronic parts or devices in printed circuit board |
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