JPH03211767A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、半導体記憶装置の製造方法に係わり、特に
積層型キャパシタ・セルを具備するダイナミック型ＲＡ
Ｍ　（以後、ＤＲＡＭと称す）の製造方法に関する。

（従来の技術） ＤＲＡＭは高集積化の一途を辿り、それに伴ってキャパ
シタ面積が減少して、メモリ内容の誤読み出しや、放射
線によるデータ破壊等が大きい問題になっている。この
ような問題を解決するため、キャパシタに様々な構造を
持たせる提案がなされている。その一つが積層型キャパ
シタ・セル構造である。

以下、図面を参照して、従来の積層型キャパシタ・セル
の製造方法について説明する。

第３図（ａ）ないし第３図（ｃ）は、従来の積層型キャ
パシタ・セルの製造方法を、特に１ビット分のキャパシ
タ・セルに着目して製造工程順に示した断面図である。

まず、第３図（ａ）に示すように、例えばｐ型半導体基
板１０１上に、選択酸化法にて、フィールド絶縁膜１０
２を形成し、素子分離を行なう。

次いで、素子領域表面に、熱酸化法により、ゲート絶縁
膜１０３となる第１の熱酸化膜を形成する。次いで、全
面に、ＣＶＤ法により、ワード線１０４となる第１のポ
リシリコン層を堆積形成する。次いで、ホトレジストを
用いた写真蝕刻法により、第１のポリシリコン層を、所
定のワード線１０４　（１０４＋　、１０４２　）形状
にパターニングする。次いで、パターニングされたワー
ド線１０４と、フィールド絶縁５１１１１０２とをマス
クにして、ソース／ドレイン拡散層１０５形成用の所定
ｎ型不純物を半導体基板１０１内にイオン注入し、活性
化させることにより、ｎ型ソース／ドレイン拡散層１０
５　（１０５１，１０５２）を形成する。

次に、第３図（ｂ）に示すように、全面に、ＣＶＤ法に
より、第１の層間絶縁膜１０６を堆積形成する。次いで
、ホトレジストを用いた写真蝕刻法により、第１の層間
絶縁膜１０６に、前記ｎ型ソース／ドレイン拡散層１０
５□に通じるコンタクト孔１０７を開孔する。

次に、第３図（ｃ）に示すように、全面に、ＣＶＤ法に
より、下部キャパシタ電極１０８となる第２のポリシリ
コン層を堆積形成する。次いで、ホトレジストを用いた
写真蝕刻法により、第２のポリシリコン層を、所定の下
部キャパシタ電極１０８の形状にパターニングする。次
いで、下部キャパシタ電極１０８の表面に、熱酸化法に
より、キャパシタの誘電体となるシリコン酸化膜からな
るキャパシタ絶縁膜１０９を形成する。次いで、全面に
、ＣＶＤ法により、上部キャパシタ電極１１０となる第
３のポリシリコン層を堆積形成する。次いで、ホトレジ
ストを用いた写真蝕刻法により、第３のポリシリコン層
を、所定の上部キャパシタ電極１１０の形状にパターニ
ングする。

次いで、全面に、ＣＶＤ法により、第２の層間絶縁膜１
１１を堆積形成する。次いで、ホトレジストを用いた写
真蝕刻法により、第２の層間絶縁膜１１１、および第１
の層間絶縁膜１０６に、前記ｎ型ソース／ドレイン拡散
層１０５１に通じるコンタクト孔１１２を開孔する。次
いで、全面に、スパッタ法により、ビット線１１３とな
るアルミニウム層を蒸着する。次いで、ホトレジストを
用いた写真蝕刻法により、 アルミニウム層を、所定のビット線形状にパターニング
する。

従来のＤＲＡＭの積層型キャパシタ・セルは、以上のよ
うな製造方法により製造されていた。

しかしながら、このような従来の製造方法では、近年の
素子微細化の進行、すなわちＤＲＡＭＯ集積度の向上に
１ｔい、以下に説明する問題点が生している。

ＤＲＡＭの集積度が上がると、半導体基払１０１と、下
部牛ヤバシタ電Ｉ！！ｉｉ１０８とを接続するためのコ
ンタクト孔１０７の開孔サイズが小さくなる。コンタク
ト孔１０７の開孔サイズが小さくなると、ｒ部キャパシ
タ電極１０８を構成する第２のポリシリコン層が、コン
タクト孔１０７の周縁部に段差をほとんど生じることな
く堆積形成されてしまう。牛ヤバシタ・セル構造では、
如ｒｉ’ｉＪにしてキャパシタ容量を増大させるがとい
う点が重要である。そこで、積層型キャパシタ・セル構
造では、コンタクト孔１０７の周縁部に生じる下部キャ
パシタ電極１０８０段差も、キャパシタ容量の増大に大
きく寄ｊｐするものとなっている、ところが、コンタク
ト孔１０７が開孔サイズが小さくなると、コンタクト孔
１０７の周縁部に下部キャパシタ電極１０８が、段差を
ほとんど生じることなく形成されるので、段差を利用し
たキャパシタ容量の増大は見込めなくなる。この点を回
避するには、第２のポリシリコン層の膜厚を薄くするこ
とによって、コンタクト孔１０７の周縁部に段差を生じ
させるという手段が考えられる。ところがこの手段では
、第２のポリシリコン層の膜厚が薄いために、下部キャ
パシタ電極１０８の側壁を利用したキャパシタ容量の増
大が見込めなくなるという問題が生じる。

（発明が解決しようとする課題） この発明は前Ｊｄのような点に鑑みて為されたもので、
その目的は、ＤＲＡＭの高集積化に伴うキャパシタ容量
の低下を補い、常に充分なキャパシタ容量を確保しｉ！
？る積層型キャパシタ・セル構造を提供し、これを具帰
する半導体記憶装置の製造方法を提供することにある。

［発明の構成］ （課題を解決するための手段） この発明の第１の半導体記憶装置の製造方法は、（イ）
　第１導電型の半導体基板上に素子分離領域を形成する
工程と、 前記基板における素子分離領域に第１の絶縁膜を形成す
る工程と、 全面に第１の導体膜を形成する工程と、前記第１の導体
膜を所定のゲート電極パターンにパターニングする工程
と、 前記パターニングされた前記第１の導体膜に対して自己
整合的に第２導電型の不純物を導入し前記素子分離領域
内に第２導電型の第１１第２の半導体領域を形成する工
程と、 全面に第２の絶縁膜を形成する工程と、全面にＴ１２の
導体膜を形成する工程と、全面に第３の絶縁膜を形成す
る工程と、前記第３の絶審惺膜、第２の導体膜、第２の
絶縁膜および第１の絶縁膜を貫通し、前記第１および第
２の半導体領域の一方に通じる第１の開孔部を開孔形成
する工程と、 前記第１の開孔部を含み、全面に第３の導体膜を形成す
る工程と、 全面に第１の感光性樹脂膜を塗布する工程と前記第１の
感光性樹脂膜を、少なくとも前記第１の開孔部上および
その近傍を覆う第１の感光性樹脂膜パターンにパターニ
ングする工程と、前記第１の感光性樹脂膜パターンをマ
スクにして前記第３の導体膜を選択的に除去する工程と
、前記第２の導体膜および第３の導体膜をエツチング障
壁膜として第３の絶縁膜をサイドエツチングを含んで除
去する工程と、 前記第１の感光性樹脂膜パターンをマスクにして前記第
２の導体膜を選択的に除去する工程と、前記第１の感光
性樹脂膜パターンを除去する工程と、 少なくとも露出した前記第２および第３の導体膜表面に
第４の絶縁膜を形成する工程と、前記第３の絶縁膜除去
時に形成されたサイドエツチング箇所を含み、全面に第
４の導体膜を形成する工程と、 全面に第２の感光性樹脂膜を塗布する工程と、前記第２
の感光性樹脂膜を、少なくとも前記第２、第３の導体膜
上方を覆うｍ２の感光性樹脂膜パターンにパターニング
する工程と、前記第２の感光性樹脂膜パターンをマスク
にして前記第４の導体膜を選択的に除去する工程と、前
記第２の感光性樹脂膜パターンを除去する工程と、 全面に第５の絶縁膜を形成する工程と、前記第５の絶縁
膜、第２の絶縁膜および第１の絶縁膜を貫通し、前記第
１および第２の半導体領域の他方に通じる第２の開孔部
を開孔形成する工程と、 前記第２の開孔部を含み、全面に第５の導体膜を形成す
る工程と、 前記第５の導体１漠をビット線パターンにパターニング
する工程と、 を只〜することを特徴とする。

二の発明の第２の半導体記憶装置の製造方法は、（ロ）
　第１導電型の半導体バ板」二に素子分離領域を形成す
る一Ｌ程と、 前記基板における素子分離領域に第１の絶縁膜を形成す
る工程と、 全面に第１の導体膜を形成する工程と、前記第１の導体
膜を所定のゲート電極パターンにパターニングする工程
と、 前記パターニングされた前記第１の導体膜に対して自己
整合的に第２導電型の不純物を導入し、前記素子分離領
域内に第２導電型の第１、第２の半導体領域を形成する
工程と、 全面に第２の絶縁膜を形成する工程と、全面に第２の導
体膜を形成する工程と、全面に第３の絶縁膜を形成する
工程と、前記第３の絶縁膜、第２の導体膜、第２の絶縁
膜および第１の絶縁膜を貫通し、前記第１および第２の
半導体領域の一方に通じる第１の開孔部を開孔形成する
工程と、 前記第１の開孔部内を含み、全面に第３の導体膜を形成
する工程と、 全面に第１の感光性樹脂膜を塗布する工程と、前記第１
の感光性樹脂膜を、少なくとも前記第１の開孔部上およ
びその近傍を覆う第１の感光性樹脂膜パターンにパター
ニングする工程と、前記第１の感光性樹脂膜パターンを
マスクにして前記第３の導体膜を選択的に除去する工程
と、前記第２の導体膜および第３の導体膜をエツチング
障壁膜として第３の絶縁膜をサイドエツチングを含んで
除去する工程と、 前記第１の感光性樹脂膜パターンを除去する工程と、 少なくとも露出した前記第２および第３の導体膜表面に
第４の絶縁膜を形成する工程と、前記第３の絶縁膜除去
時に形成されたサイドエツチング箇所を含み、全面に第
４の導体膜を形成する工程と、 全面に第２の感光性樹脂膜を塗布する工程と、前記第２
の感光性樹脂膜を、少なくとも前記第３の導体膜上方を
覆う第２の感光性樹脂膜パターンにパターニングする工
程と、 前記第２の感光性樹脂膜パターンをマスクにして前記第
４の導体膜、第４の絶縁膜、第２の導体膜を順次選択的
に除去する工程と、 前記第２の感光性樹脂膜パターンを除去する工程と、 全面に第５の絶縁膜を形成する工程と、前記第５の絶縁
膜、第２の絶縁膜および第１の絶縁膜を貫通し、前記第
１および第２の半導体領域の他方に通じる第２の開孔部
を開孔形成する工程と、 前記第２の開孔部内を含み、全面に第５の導体膜を形成
する工程と、 前記第５の導体膜をビット線パターンにパターニングす
る工程と、 を具備することを特徴とする。

さらに、（イ）あるいは（ロ）項目記載の半導体記憶装
置の製造方法において、 前記第１の開孔部開孔工程は、 前記第３の絶縁膜、第２の導体膜、第２の絶縁膜および
第１の絶縁膜を貫通し、さらに前記基板内に形成される
第１および第２の半導体領域の一つを貫通して前記基板
内部領域に通じる第１の開孔部を開孔形成する工程、並
びに前記第１の開孔部内に露出する前記基板内部領域内
面に、第２導電型の不純物を導入する工程であることを
特徴とする特 （作用） この発明による第１の半導体記憶装置の製造方法にあっ
ては、 まず、第１導電型の半導体基板に素子分離領域を形成す
る。

次いで、前記基板における素子分離領域に、ゲート絶縁
膜となる第１の絶縁膜を形成した後、ゲート電極となる
第１の導体膜を形成する。

次いで、第１の導体膜をゲート電極パターンにパターニ
ングした後、基板内にゲート電極に対して自己整合的に
第２導電型の不純物を導入し、ソース／ドレイン領域と
なる第２導電型の第１、第２の半導体領域を形成する。

次いで、全面に第２の絶縁膜を形成した後、第２の絶縁
膜上に第２の導体膜を、第２の導体膜上に第３の絶縁膜
を、順次形成する。

次いで、第３の絶縁膜、第２の導体膜、第２の絶縁膜お
よび第１の導体膜を貫通し、前記第１の半導体領域の通
じる第１の開孔部を開孔形成する。

この第１の開孔部は、下部キャパシタ電極と、ソース／
ドレイン領域の一方とを接続するためのコンタクト孔で
ある。

次いで、全面に第３の導体膜を形成する。この時、第３
の導体膜は、前記第１の開孔部内で第２の導体膜と接触
して形成され、後に第２および第３の導体膜は、下部キ
ャパシタ電極を構成するものとなる。

次いで、全面に第１の感光性樹脂膜を塗布した後、この
第１の感光性樹脂膜を、前記第１の開孔部上およびその
近傍を覆う第１の感光性樹脂膜パターンにパターニング
する。

次いで、第１の感光性樹脂膜パターンをマスクにして前
記第３の導体膜を選択的に除去する。この選択的に除去
された箇所には、前記第３の絶縁膜が露出する。

次いで、第２の導体膜および第３の導体膜をエツチング
障壁膜として第３の絶縁膜を除去する。

この時、前記感光性樹脂膜パターン下部に残っている第
３の導体膜と、前記第２の導体膜との間では、第３の絶
縁膜がサイドエツチングされ、いわゆるギャップ部が形
成される。

次いで、前記第１の感光性樹脂膜パターンをマスクにし
て前記第２の導体膜を選択的に除去する。

次いで、前記ギャップ部内面も含んで、少くとも第２、
第３の導体膜表面に第４の絶縁膜を形成する。

この第４の絶縁膜は、キャパシタ絶縁膜となるものであ
る。

次いで、前記ギャップ部内も含んで第４の導体膜を形成
する。

この第４の導体膜は、後に上部キャパシタ電極となるも
のである。

次いで、全面に第２の感光性樹脂膜を塗ｄｉ　した後、
この第２の感光性樹脂膜を、前記第２、第３の導体膜上
方を覆う第２の感光性樹脂膜パターンにパターニングす
る。

次いで、前記第２の感光性樹脂膜パターンをマスクにし
て前記第４の導体膜を選択的に除去する。

次いで、全面に第５の絶縁膜を形成する。これは、一般
に層間絶縁膜と呼ばれている絶縁膜である。

次いで、前記第５の絶縁膜、第２の絶縁膜および第１の
絶縁膜を貫通し、前記第２の半導体領域に通じる第２の
開孔部を開孔形成する。

この第２の開孔部は、ビット線と、ソース／ドレイン領
域の他方とを接続するためのコンタクト孔である。

次いで、全面に第５の導体膜を形成した後、この第５の
導体膜をビット線パターンにパターニングすることで積
層型キャパシタ・セル構造を具備するＤＲＡＭが製造、
完成される。

このような製造方法であると、前述のように、第３の導
体膜を選択的に除去した箇所から、第３の絶縁膜を除去
すると、これは、サイドエツチングを伴ってエツチング
される。よって、第２の導体膜と第３の導体膜とが空間
を介して対向した、いわゆるギャップ部が形成される。

この結果、第１の製造方法は、ギャップ部の内面を利用
し、キャパシタ容量増大を図った積層型キャパシタ・セ
ル構造が提供され、これを具備するＤＲＡＭが容易に製
造できるものである。

また、第２の製造方法にあっては、第２の導体膜と第３
の導体膜とで構成される下部キャパシタ電極形成の際、
両者を同一のマスクにてパターニングしない。

第２の製造方法では、先に第３の導体膜をパターニング
し、後に第４の導体膜（上部キャパシタ電極）と第２の
導体膜とを、両者同一のマスクにてパターニングすると
いうようにしている。

この結果、第２の製造方法は、第１の製造方法で製造さ
れる積層型キャパシタ・セル構造より、キャパシタ容量
増大を図れる積層型キャパシタ・セル構造が提供され、
これを具備するＤＲＡＭが製造できるものである。

（実施例） 以下、図面を参照して、この発明の実施例に係わる半導
体記憶装置の製造方法について説明する。

第１図（ａ）ないし第１図（ｇ）は、この発明の第１の
実施例に係わる半導体記憶装置の製造方法について製造
工程順に示した断面図で、特に１ビット分のキャパシタ
・セルに着目して図示したものである。

まず、第１図（ａ）に示すように、例えばｐ型半導体基
板１上に、例えば選択酸化法にて、フィールド絶縁膜２
を形成し、素子分離を行なう。次いで、素子領域表面に
、例えば熱酸化法により、ゲート絶縁膜３となる第１の
熱酸化膜を形成する。

次いで、全面に、例えばＣＶＤ法により、ワード線４　
（４，，４□）となる第１のポリシリコン膜を堆積形成
する。次いで、第１のポリシリコン膜を、例えばＰＯＣ
ｌ３によるリンのデポジット拡散により、導体化（ｎ型
化）する。次いで、例えばホトレジストを用いた写真蝕
刻法により、第１のポリシリコン膜を、所定のワード線
（ゲート電極）　４　（４＋　、　４２　）形状にパタ
ーン形成する。

次いで、パターン形成されたワード線４と、フィールド
絶縁膜２とをマスクにして、ソース／ドレイン拡散層５
　（５＋　、　　５２　）形成用の所定ｎ型不純物を半
導体基板１内にイオン注入し、活性化させることにより
、ｎ型ソース／ドレイン拡散層５（５１，５２）を形成
する。

次に、第１図（ｂ）に示すように、全面に、例えばＣＶ
Ｄ法により、第１の層間絶縁＠６を堆積形成する。次い
で、例えばＣＶＤ法により、下部キャパシタ電極の一部
となる第２のポリシリコン膜７を堆積形成する。次いで
、第２のポリシリコン膜７を、例えばＰＯＣｌ３による
リンのデポジット拡散により、導体化（ｎ型化）する。

次いで、例えばＣＶＤ法により、絶縁膜８を堆積形成す
る。

次に、第１図（ｃ）に示すように、絶縁膜８、第２のポ
リシリコン膜７、第１の層間絶縁膜６を貫通して（尚、
前記第１の熱酸化膜が残っていればこれも貫通する）、
ｎ型ソース／ドレイン拡散層５２に通じる第１のコンタ
クト孔９を開孔する。

次いで、この第１のコンタクト孔９内も含む全面に、例
えばＣＶＤ法により、下部キャパシタ電極の一部となる
第３のポリシリコン膜１０を堆積形成する。次いで、第
３のポリシリコン膜１０を、例えばＰＯＣＩ）によるリ
ンのデポジット拡散により、導体化（ｎ型化）する。

次に、第１図（ｄ）に示すように、全面に、ホトレジス
ト１１を塗布し、これを少なくとも第１の開孔部上およ
びその近傍を覆う下部キャパシタ電極の平面形状にパタ
ーニングする。次いで、パターニングされたホトレジス
ト１１をマスクにして、第３のポリシリコン膜１０を、
例えばＲＩＥ法により異方性エツチングする。

なお、上述のＲＩＥ法による異方性エツチングは、第３
のポリシリコン膜１０をエツチングした後、引き続いて
絶縁膜８に及んで行なわれても差支えない。

次に、第１図（ｅ）に示すように、第３のポリシリコン
膜１０と、第２のポリシリコン膜とをエツチング障壁膜
として、絶縁膜８を、例えばＣＤＥ法により等方性エツ
チングする。この時、第２のポリシリコン膜７止、第３
のポリシリコン膜１０とが空間を介して対向した箇所、
いわゆるギャップ部１３が形成される。

次に、第１図（「）に示すように、ホトレジスト１１を
マスクにして、第２のポリシリコン膜７を、例えばＲＩ
Ｅ法により異方性エツチングする。

次に、第１図（ｇ）に示すように、下部キャパシタ電極
１２の上記ギヤツブ１３内面も含む表面に、キャパシタ
の誘電体となるキャパシタ絶縁膜１４を、例えば熱酸化
法により形成する。次いで、全面に、例えばＣＶＤ法に
より、上部キャパシタ電極１５となる第４のポリシリコ
ン膜を堆積形成する。次いで、第４のポリシリコン膜を
、例えばＰＯＣｌ）によるリンのデポジット拡散により
、導体化（ｎ型化）する。次いで、この第４のポリシリ
コン膜を、ホトレジストを用いた写真蝕刻法により、少
なくとも前記ソース／ドレイン拡散層５、上方に開孔部
を有する上部キャパシタ電極の形状にパターン形成する
。次いで、全面に、例えばＣＶＤ法により、第２の層間
絶縁膜１６を堆積形成する。次いで、第２の層間絶縁膜
１６、第１の層間絶縁膜６を貫通して（尚、前記第１の
絶縁膜が残っていればこれも貫通する）、ｎ型ソース／
ドレイン拡散層５．に通じる第２のコンタクト孔１７を
開孔する。次いで、この第２のコンタクト孔１７内も含
む全面に、例えばスパッタ法により、ビット線１８とな
るアルミニウム層を形成し、これを所定のビット線１８
形状にパターニングすることにより、ＤＲＡＭの積層型
キャパシタ・セル部が完成する。

このような第１の実施例にかかる半導体記憶装置の製造
方法であると、基板１上に第１の層間絶縁膜６を介して
第２のポリシリコン膜７が形成され、この第２のポリシ
リコン膜７の上に絶縁膜８が重ねて形成される。これら
の１４１の層間絶縁膜６、第２のポリシリコン膜７およ
び絶縁膜８を貫通して、ソース／ドレイン拡散層５２に
通じる第１のコンタクト孔９が形成される。さらに、こ
のコンタクト孔９内を含んで絶縁膜８の上に第３のポリ
シリコン膜１０が重ねて形成される。そして、第３のポ
リシリコンＩＩ！１０を下部キャパシタ電極の形状にパ
ターニングするとともに、第３のポリシリコン膜１０お
よび第２のポリシリコン膜７をエツチング障壁膜として
上記絶縁膜８を除去する。

このとき、第２のポリシリコン膜７と、第３のポリシリ
コン膜１０との間にはギャップ部１３が形成される。こ
の結果、第１図（ｅ）に示すように、下部キャパシタ電
極１２は、ギャップ部１３を持った形状にて形成される
。上部キャパシタ電極は、このギヤツブ部１３内に入り
込む形でキャパシタ絶縁膜１４を介して作り込まれるよ
うになる。

したがって、ギャップ部１３の内面を利用することによ
って下部キャパシタ電極１２と、上部キャパシタ電極１
５との対向面積の増加が図られる。

結果的に、第１の実施例に係わる製造方法は、集積度向
上に伴ってコンタクト孔９の開孔サイズが縮小したとし
ても、キャパシタ容量の低下は補償され、常に充分なキ
ャパシタ容量が確保される積層型キャパシタ・セル構造
を提供するものであり、これを具備するＤＲＡＭの製造
方法となる。

次に、第２図（ａ）および第２図（ｂ）を参照して、こ
の発明の第２の実施例に係わる半導体記憶装置の製造方
法について説明する。

第２図（ａ）および第２図（ｂ）は、この発明の第２の
実施例に係わる半導体記憶装置の製造方法について、製
造工程順に示した断面図で、特に１ビット分のキャパシ
タ・セルに着目して図示したものである。第２図（ａ）
および第２図（ｂ）において、参照する符号は第１図（
ａ）ないし第１図（ｇ）と対応するものとする。

第２図（ａ）までの製造工程は、上記第１の実施例で説
明した第１図（ａ）ないし第１図（ｅ）の工程と同様で
ある。よって省略する。

次に、第２図（ｂ）に示すように、上記ギヤツブ１３内
面も含む全面に、キャパシタの誘電体となるキャパシタ
絶縁膜１４を、例えば熱酸化法により形成する。次いで
、全面に、例えばＣＶＤ法により、上部キャパシタ電極
１５となる第４のポリシリコン膜を堆積形成する。次い
で、第４のポリシリコン膜を、例えばＰ　ＯＣｌ　３に
よるリンのデポジット拡散により、導体化（ｎ型化）す
る。

次いで、この第４のポリシリコン膜を、ホトレジストを
用いた写真蝕刻法により、上部キャパシタ電極の形状に
パターン形成する。このとき、引き続いてエツチングを
行ない、キャパシタ絶縁膜１４をエツチングし、さらに
第３のポリシリコン膜１２を下部キャパシタ電極の形状
にパターン形成する。次いで、全面に、例えばＣＶＤ法
により、第２の層間絶縁膜１６を堆積形成する。次いで
、この第２の居間絶縁膜１６に対して、ｎ型ソース／ド
レイン拡散層５１に通じる第２のコンタクト孔１７を開
孔する。次いで、この第２のコンタクト孔１７内も含む
全面に、例えばスパッタ法により、ビット線１８となる
アルミニウム層を形成し、これを所定のビット線１８形
状にパターニングすることにより、ＤＲＡＭの積層中キ
ャパシタ・セル部が完成する。

このように、第２のポリシリコン膜７を、第４のポリシ
リコン膜１５と同時に、パターニングしても良い。

このような第２の実施例に係わる半導体記憶装置の製造
方法でも、第１の実施例と同様の効果が得られる。

しかも第２の実施例に係わる製造方法の場合、下部キャ
パシタ電極となる第２のポリシリコン膜７と、上部キャ
パシタ電極となる第４のポリシリコン膜１５とを同時に
パターニングするので、両キャパシタ電極の対向面積が
さらに増える。

結果的に、第２の実施例に係わる製造方法は、いっそう
のキャパシタ容量の増大を達成できる積層型キャパシタ
・セル構造を提供するものであり、これを具備するＤＲ
ＡＭの製造方法となる。

尚、上記第１、第２の実施例の製造方法におけるｎ型ソ
ース／ドレイン拡散層５□に対するコンタクト孔９の開
孔は、このコンタクト孔９が基板１内に溝を形成するよ
うにして開孔されるものであっても良い。例えばコンタ
クト孔９は、基板１内に形成されるソース／ドレイン拡
散層５２を貫通し、上記基板１の内部領域まで達して形
成する。

そして、基板１内の内部領域まで達するコンタクト孔９
を開孔形成した後、内部領域が露出した内面に、上記ソ
ース／ドレイン拡散層５゜と同じ導電型の拡散層を、上
記ソース／ドレイン拡散層５□と一体化して形成する。

この拡散層の形成方法は、イオン注入法や、不純物を含
むガラス層あるいはドープトオキサイドあるいは後に堆
積形成される第３のポリシリコン膜からの二段階拡散法
等である。

このような製造方法によれば、いわゆるトレンチ型のキ
ャパシタ・セル構造が、さらに併用されるので、いっそ
うのキャパシタ容量の増大を見込めるキャパシタ・セル
構造が提供され、これを具備するＤＲＡＭの製造方法と
なる。

［発明の効果〕 以上説明したように、この発明によれば、Ｄ　ＲＡ　Ｍ
の集積度向上にｆ’ｔ’う、キャパシタ容量の低下が補
償され、常に充分なキャパシタ容量が確保できる積層型
キャパシタ・セル構造が提供され、これを具備する半導
体記憶装置の製造方法が提供される。

【図面の簡単な説明】

第１図（ａ）ないし第１図（ｇ）はこの発明の第１の実
施例にかかる半導体記憶装置の製造方法について製造工
程順に示した断面図、第２図（ａ）および第２図（ｂ）
はこの発明の第２の実施例にかかる半導体記憶装置の製
造方法について製造工程順に示した断面図、第３図（ａ
）ないし第３図（ｃ）は従来の半導体記憶装置の製造方
法について製造工程順に示した断面図である。 １・・・ｐ型半導体基板、２・・・フィールド絶縁膜、
３・・・ゲート絶縁膜、４１４□・・・ワード線、５、
　５２・・・ｎ型ソース／ドレイン拡散層、６・・・第
１の層間絶縁膜、７・・・第２のポリシリコン膜、８・
・・絶縁膜、９・・・第１のコンタクト孔、１０・・・
第３のポリシリコン膜、１１・・・ホトレジスト、１２
・・・下部キャパシタ電極、１３・・・ギャップ、１４
・・・キャパシタ絶縁膜、１５・・・第４のポリシリコ
ン膜（上部キャパシタ電極）　１６・・・第２の層間絶
縁膜、１７・・・第２のコンタクト孔、１８・・・ビッ
ト線。

Claims (3)

【特許請求の範囲】
1. （１）第１導電型の半導体基板上に素子分離領域を形成
   する工程と、 前記基板における素子形成領域に第１の絶縁膜を形成す
   る工程と、 全面に第１の導体膜を形成する工程と、 前記第１の導体膜を所定のゲート電極パターンにパター
   ニングする工程と、 前記パターニングされた前記第１の導体膜に対して自己
   整合的に第２導電型の不純物を導入し、前記素子形成領
   域内に第２導電型の第１、第２の半導体領域を形成する
   工程と、 全面に第２の絶縁膜を形成する工程と、 全面に第２の導体膜を形成する工程と、 全面に第３の絶縁膜を形成する工程と、 前記第３の絶縁膜、第２の導体膜、第２の絶縁膜および
   第１の絶縁膜を貫通し、前記第１および第２の半導体領
   域の一方に通じる第１の開孔部を開孔形成する工程と、 前記第１の開孔部を含み、全面に第３の導体膜を形成す
   る工程と、 全面に第１の感光性樹脂膜を塗布する工程と、前記第１
   の感光性樹脂膜を、少なくとも前記第１の開孔部上およ
   びその近傍を覆う第１の感光性樹脂膜パターンにパター
   ニングする工程と、前記第１の感光性樹脂膜パターンを
   マスクにして前記第３の導体膜を選択的に除去する工程
   と、前記第２の導体膜および第３の導体膜をエッチング
   障壁膜として第３の絶縁膜をサイドエッチングを含んで
   除去する工程と、 前記第１の感光性樹脂膜パターンをマスクにして前記第
   ２の導体膜を選択的に除去する工程と、前記第１の感光
   性樹脂膜パターンを除去する工程と、 少なくとも露出した前記第２および第３の導体膜表面に
   第４の絶縁膜を形成する工程と、前記第３の絶縁膜除去
   時に形成されたサイドエッチング箇所を含み、全面に第
   ４の導体膜を形成する工程と、 全面に第２の感光性樹脂膜を塗布する工程と、前記第２
   の感光性樹脂膜を、少なくとも前記第２、第３の導体膜
   上方を覆う第２の感光性樹脂膜パターンにパターニング
   する工程と、 前記第２の感光性樹脂膜パターンをマスクにして前記第
   ４の導体膜を選択的に除去する工程と、前記第２の感光
   性樹脂膜パターンを除去する工程と、 全面に第５の絶縁膜を形成する工程と、 前記第５の絶縁膜、第２の絶縁膜および第１の絶縁膜を
   貫通し、前記第１および第２の半導体領域の他方に通じ
   る第２の開孔部を開孔形成する工程と、 前記第２の開孔部を含み、全面に第５の導体膜を形成す
   る工程と、 前記第５の導体膜をビット線パターンにパターニングす
   る工程と、 を具備することを特徴とする半導体記憶装置の製造方法
   。
2. （２）第１導電型の半導体基板上に素子分離領域を形成
   する工程と、 前記基板における素子形成領域に第１の絶縁膜を形成す
   る工程と、 全面に第１の導体膜を形成する工程と、 前記第１の導体膜を所定のゲート電極パターンにパター
   ニングする工程と、 前記パターニングされた前記第１の導体膜に対して自己
   整合的に第２導電型の不純物を導入し、前記素子形成領
   域内に第２導電型の第１、第２の半導体領域を形成する
   工程と、 全面に第２の絶縁膜を形成する工程と、 全面に第２の導体膜を形成する工程と、 全面に第３の絶縁膜を形成する工程と、 前記第３の絶縁膜、第２の導体膜、第２の絶縁膜および
   第１の絶縁膜を貫通し、前記第１および第２の半導体領
   域の一方に通じる第１の開孔部を開孔形成する工程と、 前記第１の開孔部内を含み、全面に第３の導体膜を形成
   する工程と、 全面に第１の感光性樹脂膜を塗布する工程と、前記第１
   の感光性樹脂膜を、少なくとも前記第１の開孔部上およ
   びその近傍を覆う第１の感光性樹脂膜パターンにパター
   ニングする工程と、前記第１の感光性樹脂膜パターンを
   マスクにして前記第３の導体膜を選択的に除去する工程
   と、前記第２の導体膜および第３の導体膜をエッチング
   障壁膜として第３の絶縁膜をサイドエッチングを含んで
   除去する工程と、 前記第１の感光性樹脂膜パターンを除去する工程と、 少なくとも露出した前記第２および第３の導体膜表面に
   第４の絶縁膜を形成する工程と、前記第３の絶縁膜除去
   時に形成されたサイドエッチング箇所を含み、全面に第
   ４の導体膜を形成する工程と、 全面に第２の感光性樹脂膜を塗布する工程と、前記第２
   の感光性樹脂膜を、少なくとも前記第３の導体膜上方を
   覆う第２の感光性樹脂膜パターンにパターニングする工
   程と、 前記第２の感光性樹脂膜パターンをマスクにして前記第
   ４の導体膜、第４の絶縁膜、第２の導体膜を順次選択的
   に除去する工程と、 前記第２の感光性樹脂膜パターンを除去する工程と、 全面に第５の絶縁膜を形成する工程と、 前記第５の絶縁膜、第２の絶縁膜および第１の絶縁膜を
   貫通し、前記第１および第２の半導体領域の他方に通じ
   る第２の開孔部を開孔形成する工程と、 前記第２の開孔部内を含み、全面に第５の導体膜を形成
   する工程と、 前記第５の導体膜をビット線パターンにパターニングす
   る工程と、 を具備することを特徴とする半導体記憶装置の製造方法
   。
3. （３）前記第１の開孔部開孔工程は、 前記第３の絶縁膜、第２の導体膜、第２の絶縁膜および
   第１の絶縁膜を貫通し、さらに前記基板内に形成される
   第１および第２の半導体領域の一つを貫通して前記基板
   内部領域に通じる第１の開孔部を開孔形成する工程、並
   びに前記第１の開孔部内に露出する前記基板内部領域内
   面に、第２導電型の不純物を導入する工程であることを
   特徴とする請求項（１）あるいは（２）記載の半導体記
   憶装置の製造方法。