JPH03211872A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03211872A JPH03211872A JP2007458A JP745890A JPH03211872A JP H03211872 A JPH03211872 A JP H03211872A JP 2007458 A JP2007458 A JP 2007458A JP 745890 A JP745890 A JP 745890A JP H03211872 A JPH03211872 A JP H03211872A
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- JP
- Japan
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- film
- nitrite
- transistor
- bipolar transistor
- emitter
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- Pending
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- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高周波特性の優れたバイポーラトランジスタ
の製造方法および、厚い熱酸化膜を素子分離に採用した
ＭＯＳトランジスタの素子分離耐圧の向上および、高精
度の容量素子形成を兼ね備えた半導体装置の製造方法に
関するものである。
の製造方法および、厚い熱酸化膜を素子分離に採用した
ＭＯＳトランジスタの素子分離耐圧の向上および、高精
度の容量素子形成を兼ね備えた半導体装置の製造方法に
関するものである。
従来の技術
近年、バイポーラ型トランジスタとＭＯＳ型トランジス
タを同一基板上に形成するいわゆるＢ ｒ ＣＭＯＳプ
ロセスは、バイポーラの高速性と低消費電力のＭＯＳと
の結合により今まで互いに課題とされてきたことを解決
する手段として注目を浴びてきた。特にアナログ、デジ
タル混在の回路において最も使用頻度が高く、最近の市
場動向では、システムオンチップへの製品展開の傾向が
強く、近い将来に実現できそうである。
タを同一基板上に形成するいわゆるＢ ｒ ＣＭＯＳプ
ロセスは、バイポーラの高速性と低消費電力のＭＯＳと
の結合により今まで互いに課題とされてきたことを解決
する手段として注目を浴びてきた。特にアナログ、デジ
タル混在の回路において最も使用頻度が高く、最近の市
場動向では、システムオンチップへの製品展開の傾向が
強く、近い将来に実現できそうである。
以下に、従来のＢＩＣＭＯ３技術により形成された半導
体装置について説明する。第４図は、従来のＢＩＣＭＯ
８技術により形成された半導体装置の断面構造図である
。
体装置について説明する。第４図は、従来のＢＩＣＭＯ
８技術により形成された半導体装置の断面構造図である
。
Ｐ型シリコン基板２１．Ｎ＋型埋め込み層２２゜Ｐ゛型
埋込み層２３．Ｎ−型エビタキンヤル層２４、Ｐ−型ウ
ェル分離層２５．Ｎ”型バイポーラ領域のコレクタウオ
ール層２６．バイポーラ領域のベース層２７．バイポー
ラ領域のエミツタ層２８゜コレクタコンタクト層２８１
．素子分離用酸化膜（ＬＯＧＯ３膜）２９．ポリシリコ
ン３０、ゲート酸化膜３１．ＭＯＳ領域ソース・ドレイ
ン層３２゜ＣＶＤ膜３３．アルミ電極３４から構成され
る。
埋込み層２３．Ｎ−型エビタキンヤル層２４、Ｐ−型ウ
ェル分離層２５．Ｎ”型バイポーラ領域のコレクタウオ
ール層２６．バイポーラ領域のベース層２７．バイポー
ラ領域のエミツタ層２８゜コレクタコンタクト層２８１
．素子分離用酸化膜（ＬＯＧＯ３膜）２９．ポリシリコ
ン３０、ゲート酸化膜３１．ＭＯＳ領域ソース・ドレイ
ン層３２゜ＣＶＤ膜３３．アルミ電極３４から構成され
る。
以上のように構成された半導体装置の製造方法について
簡単に説明する。先ず、Ｐ型シリコン基板２１上に図中
のＮ°型埋め込み層２２およびＰ＋型埋め込み層２３を
形成したのちバイポーラ型トランジスタ特育のエピタキ
シャル成長をおこない全面にＮ−型エピタキシャル層２
４を形成し、その上に各素子を形成していく。バイポー
ラ型トランジスタはＮ１コレクタウオール層２６．ベー
ス層２７、エミツタ層２８とコレクタコンタクト層２８
１により形成され、素子分離はＰ°型埋め込み層２３と
上部Ｐ−拡散層２５によるＰＮ上下分離を行う。ＭＯＳ
トランジスタは、素子分離にＬ ＯＧ ＯＳ膜２９を用
い、ゲート電極はポリシリコン３０で形成され、ソース
・ドレインの各領域はＬＯＣＯ８膜２９お上２９リシリ
コン３０によるセルファライン技術でＰチャンネル型、
Ｎチャンネル型が形成されている。また、その他の素子
としてここでは容量素子を一例として記入している。従
来例における容量素子は熱酸化膜を絶縁体としたＭ Ｏ
Ｓ （ｉｌｅｔａｌ−Ｏｘｉｄｅ−３ｅ＋ｗｉｃｏｎｄ
ｕｃｔｏｒ）容量であり形成方法は周知の事実である為
省略する。
簡単に説明する。先ず、Ｐ型シリコン基板２１上に図中
のＮ°型埋め込み層２２およびＰ＋型埋め込み層２３を
形成したのちバイポーラ型トランジスタ特育のエピタキ
シャル成長をおこない全面にＮ−型エピタキシャル層２
４を形成し、その上に各素子を形成していく。バイポー
ラ型トランジスタはＮ１コレクタウオール層２６．ベー
ス層２７、エミツタ層２８とコレクタコンタクト層２８
１により形成され、素子分離はＰ°型埋め込み層２３と
上部Ｐ−拡散層２５によるＰＮ上下分離を行う。ＭＯＳ
トランジスタは、素子分離にＬ ＯＧ ＯＳ膜２９を用
い、ゲート電極はポリシリコン３０で形成され、ソース
・ドレインの各領域はＬＯＣＯ８膜２９お上２９リシリ
コン３０によるセルファライン技術でＰチャンネル型、
Ｎチャンネル型が形成されている。また、その他の素子
としてここでは容量素子を一例として記入している。従
来例における容量素子は熱酸化膜を絶縁体としたＭ Ｏ
Ｓ （ｉｌｅｔａｌ−Ｏｘｉｄｅ−３ｅ＋ｗｉｃｏｎｄ
ｕｃｔｏｒ）容量であり形成方法は周知の事実である為
省略する。
発明が解決しようとする課題
しかしながら、前記従来例の製造方法では確かにアナロ
グ・デジタル混在の回路構成は可能ではあるが、最近の
市場動向を考慮した場合、次のような特性向上が強く要
望されている。第１にｔ４イボーラトランジスタの耐圧
向上、もしくは高周波特性の向上が挙げられる。第２に
ＭＯＳトランジスタの高集積化とそれに伴うトランジス
タの素子分離耐圧の信頼性が問題とされている。また近
（１将来においては１チツプに１システムのものが開発
されるものと思われるがその場合には単にアナログ・デ
ジタルだけでは物足りなくなる。その場合例えば高精度
の容量素子しかも単位容量値が多いものなどは回路構成
上高機能化を求める為には必要不可欠である。
グ・デジタル混在の回路構成は可能ではあるが、最近の
市場動向を考慮した場合、次のような特性向上が強く要
望されている。第１にｔ４イボーラトランジスタの耐圧
向上、もしくは高周波特性の向上が挙げられる。第２に
ＭＯＳトランジスタの高集積化とそれに伴うトランジス
タの素子分離耐圧の信頼性が問題とされている。また近
（１将来においては１チツプに１システムのものが開発
されるものと思われるがその場合には単にアナログ・デ
ジタルだけでは物足りなくなる。その場合例えば高精度
の容量素子しかも単位容量値が多いものなどは回路構成
上高機能化を求める為には必要不可欠である。
以上のことより従来の技術では困難な部分が非常に多く
あり回路設計上に困難であり、またチ・ツブサイズも大
きくなり非常に不経済なものになると言う問題があった
。本発明は、上記従来例の問題を解決するべく特にＢＩ
ＣＭＯＳプロセスの高機能化に着目しバイポーラトラン
ジスタの高周波特性の向上と、ＭＯＳトランジスタの高
集積化に伴う素子分離耐圧の向上と、高精度、高単位容
量をもつ容量素子としてＭ Ｎ Ｓ （Ｍｅｔａｌ−Ｎ
ｉｔｒｉｔｅ−３ｅｍｉｃｏｎｄｕｃｔｏｒ）構造の容
量素子を提供することを目的とする。
あり回路設計上に困難であり、またチ・ツブサイズも大
きくなり非常に不経済なものになると言う問題があった
。本発明は、上記従来例の問題を解決するべく特にＢＩ
ＣＭＯＳプロセスの高機能化に着目しバイポーラトラン
ジスタの高周波特性の向上と、ＭＯＳトランジスタの高
集積化に伴う素子分離耐圧の向上と、高精度、高単位容
量をもつ容量素子としてＭ Ｎ Ｓ （Ｍｅｔａｌ−Ｎ
ｉｔｒｉｔｅ−３ｅｍｉｃｏｎｄｕｃｔｏｒ）構造の容
量素子を提供することを目的とする。
課題を解決するための手段
この目的を達成する為に、第１に／＜イボーラトランジ
スタの高周波特性の向上の為にエミッタ・ベース間のフ
ィールド膜を従来の熱酸化膜またはＣＶＤ膜よりナイト
ライト膜に変更し、第２にＭＯＳトランジスタの素子分
離をＬＯＧＯ８膜とナイトライト膜の合成による分離方
法にし、第３に容量素子構造をナイトライト膜を用いた
ＭＮＳ容量にした。
スタの高周波特性の向上の為にエミッタ・ベース間のフ
ィールド膜を従来の熱酸化膜またはＣＶＤ膜よりナイト
ライト膜に変更し、第２にＭＯＳトランジスタの素子分
離をＬＯＧＯ８膜とナイトライト膜の合成による分離方
法にし、第３に容量素子構造をナイトライト膜を用いた
ＭＮＳ容量にした。
作用
以上のような構成によって第１に、／イイボーラトラン
ジスタのエミッタ・ベース接合上でのベースからエミッ
タへのホールの注入が接合部の酸化膜ヘトラップされる
割合が減少し注入効率が向上する。また前記ナイトライ
ト膜をマスクとしてエミッタ領域を形成するいわゆるセ
ルファライン技術を採用することでエミッタサイズの縮
小と仕上がりの寸法精度の向上が可能である。よって全
体的にトランジスタサイズの縮小と各種接合容量の低減
、特にエミタ・ベース間の接合容量の低減が可能である
。第２に、ＭＯＳトランジスタの素子分離としてＬＯＧ
Ｏ８膜とナイトライト膜で行なうことでトランジスタ領
域を形成する為のセルファラインをナイトライト膜を介
して行なわれる。
ジスタのエミッタ・ベース接合上でのベースからエミッ
タへのホールの注入が接合部の酸化膜ヘトラップされる
割合が減少し注入効率が向上する。また前記ナイトライ
ト膜をマスクとしてエミッタ領域を形成するいわゆるセ
ルファライン技術を採用することでエミッタサイズの縮
小と仕上がりの寸法精度の向上が可能である。よって全
体的にトランジスタサイズの縮小と各種接合容量の低減
、特にエミタ・ベース間の接合容量の低減が可能である
。第２に、ＭＯＳトランジスタの素子分離としてＬＯＧ
Ｏ８膜とナイトライト膜で行なうことでトランジスタ領
域を形成する為のセルファラインをナイトライト膜を介
して行なわれる。
よってＬＯＧＯ３膜エツジ部でのバーズビーク等のリー
クが緩和されるためＭＯＳトランジスタのアバランシェ
耐圧の向上が可能である。また容量構造を、ＬＯＧＯ３
膜上にポリシリコン成長を行ないそのポリシリコン上に
ナイトライト膜をさらに同上部にアルミ電極を取り付は
容量の上部電極をアルミとし下部電極を電圧依存性、温
度依存性の少ないポリシリコンとすることで浮遊容量の
低減が可能である。
クが緩和されるためＭＯＳトランジスタのアバランシェ
耐圧の向上が可能である。また容量構造を、ＬＯＧＯ３
膜上にポリシリコン成長を行ないそのポリシリコン上に
ナイトライト膜をさらに同上部にアルミ電極を取り付は
容量の上部電極をアルミとし下部電極を電圧依存性、温
度依存性の少ないポリシリコンとすることで浮遊容量の
低減が可能である。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。なお第１．第２．第３図は同一基板上に形成さ
れているものとする。
明する。なお第１．第２．第３図は同一基板上に形成さ
れているものとする。
第１図は本発明の実施例におけるバイポーラトランジス
タの断面構造を示し、第２図は本発明の実施例における
ＭＯＳトランジスタの断面構造を示し、第３図は本発明
の実施例における容量素子の断面構造図である。第１図
において、まずＰ型シリコン基板１の上に熱拡散された
Ｎ１型埋め込み層（以下Ｎ＋埋め込み層）２とＮ゛埋め
込み層２と同様にしてＰ°型埋め込み層（以下Ｐ°埋め
込み層）３を形成する。このＰ＋型埋め込み層は、一般
にバイポーラトランジスタのＰＮ上下分離に用いられて
いる。次にＮ−型エピタキシャル層を形成する。ただし
、一般に知られているようにＢＩＣＭＯＳプロセスはこ
のエピタキシャル層の不純物濃度（特にシリコンの表面
近傍）のバラツキがそのままＰチャンネル型ＭＯ８トラ
ンジスタの特性バラツキの要因となりつる為、成長装置
には濃度分布のバラツキを最小限に抑えるよう減圧エピ
タキシャル装置を使用する。次にバイポーラトランジス
タのコレクタの寄生抵抗低減の為に、コレクタ領域に高
濃度のコレクタウオール層６を形成したのと、ＭＯＳプ
ロセスで一般に用いられる素子分離技術（ＬＯＣＯ８法
）を駆使し第２図に示すＬＯＣＯ８膜１４を形成する。
タの断面構造を示し、第２図は本発明の実施例における
ＭＯＳトランジスタの断面構造を示し、第３図は本発明
の実施例における容量素子の断面構造図である。第１図
において、まずＰ型シリコン基板１の上に熱拡散された
Ｎ１型埋め込み層（以下Ｎ＋埋め込み層）２とＮ゛埋め
込み層２と同様にしてＰ°型埋め込み層（以下Ｐ°埋め
込み層）３を形成する。このＰ＋型埋め込み層は、一般
にバイポーラトランジスタのＰＮ上下分離に用いられて
いる。次にＮ−型エピタキシャル層を形成する。ただし
、一般に知られているようにＢＩＣＭＯＳプロセスはこ
のエピタキシャル層の不純物濃度（特にシリコンの表面
近傍）のバラツキがそのままＰチャンネル型ＭＯ８トラ
ンジスタの特性バラツキの要因となりつる為、成長装置
には濃度分布のバラツキを最小限に抑えるよう減圧エピ
タキシャル装置を使用する。次にバイポーラトランジス
タのコレクタの寄生抵抗低減の為に、コレクタ領域に高
濃度のコレクタウオール層６を形成したのと、ＭＯＳプ
ロセスで一般に用いられる素子分離技術（ＬＯＣＯ８法
）を駆使し第２図に示すＬＯＣＯ８膜１４を形成する。
この時、第２図のようにＭＯＳトランジスタのソース・
ドレイン領域１７はＬＯＣＯ３膜１４よ膜内４に形成す
る為に予めＬＯＣＯ８膜１４は外側に大きめに形成する
。またこの場合バイポーラトランジスタ領域はすべてナ
イトライト膜で覆われているためＬＯＧＯ８膜１４の膜
長４されない。ただし第３図のごとく高精度容量形成領
域にはＬＯＧＯ３膜１４は膜長４れている。なおＬＯＣ
Ｏ５膜１４の膜長４にチャンネルストッパー１８が注入
により形成されていることは周知の事実であるため詳細
な説明は省略している。次にＭＯＳトランジスタのゲー
ト電極形成のためにゲート酸化膜１５を形成したのちポ
リシリコン膜１６を成長させる。このポリシリコン膜は
ゲート電極だけではなく配線用として使用する。さらに
前記ポリシリコン膜の抵抗成分を減少させるために高濃
度の不純物をドープする。次にこの状態でリソグラフィ
ー技術およびドライエツチング技術を駆使しゲート電極
のパターン形成を行なう。この時第２図のＭＯＳトラン
ジスタ領域および第３図の高精度容量領域とポリシリコ
ン配線以外の置所は全てポリシリコン膜１６およびゲー
ト酸化膜１５は除去されている状態でバイポーラトラン
ジスタ領域の表面はシリコンがむき出しになっている。
ドレイン領域１７はＬＯＣＯ３膜１４よ膜内４に形成す
る為に予めＬＯＣＯ８膜１４は外側に大きめに形成する
。またこの場合バイポーラトランジスタ領域はすべてナ
イトライト膜で覆われているためＬＯＧＯ８膜１４の膜
長４されない。ただし第３図のごとく高精度容量形成領
域にはＬＯＧＯ３膜１４は膜長４れている。なおＬＯＣ
Ｏ５膜１４の膜長４にチャンネルストッパー１８が注入
により形成されていることは周知の事実であるため詳細
な説明は省略している。次にＭＯＳトランジスタのゲー
ト電極形成のためにゲート酸化膜１５を形成したのちポ
リシリコン膜１６を成長させる。このポリシリコン膜は
ゲート電極だけではなく配線用として使用する。さらに
前記ポリシリコン膜の抵抗成分を減少させるために高濃
度の不純物をドープする。次にこの状態でリソグラフィ
ー技術およびドライエツチング技術を駆使しゲート電極
のパターン形成を行なう。この時第２図のＭＯＳトラン
ジスタ領域および第３図の高精度容量領域とポリシリコ
ン配線以外の置所は全てポリシリコン膜１６およびゲー
ト酸化膜１５は除去されている状態でバイポーラトラン
ジスタ領域の表面はシリコンがむき出しになっている。
ゲート電極形成後、バイポーラトランジスタ領域のみに
Ｐ＋イオンの注入を行ない第１図の活性ベース層７を形
成させる。
Ｐ＋イオンの注入を行ない第１図の活性ベース層７を形
成させる。
なお、この形成にはすべてリソグラフィー技術のみを用
い注入マスクはレジストマスクで行なう。
い注入マスクはレジストマスクで行なう。
次に、全面にナイトライト膜１１を均一な膜厚で成長さ
せバイポーラトランジスタ領域のコンタクト部およびＭ
ｏＳトランジスタ領域の素子領域とポリシリコン配線の
コンタクト部を０２ＲＩＨにより異方性エツチングを行
なう。なお高精度容型素子上はポリシリコン膜１６上に
ナイトライト膜１１が成長されている状態でありこの膜
を使用し容量形成させるためポリシリコン膜１６へのコ
ンタクト部以外は均一な膜厚のナイトライト膜１１が残
っていることが必要である。またＭＯＳトランジスタの
素子領域は第２図のようにＬＯＧＯ８膜端より図中のＡ
だけの間隔を残すようにエツチングする。以」二のよう
にバイポーラトランジスタのコンタクト部のみエツチン
グすることにより外部ベース層８形成および、エミツタ
層９とコレクタコンタクト層の形成はセルファラインに
より形成できる。
せバイポーラトランジスタ領域のコンタクト部およびＭ
ｏＳトランジスタ領域の素子領域とポリシリコン配線の
コンタクト部を０２ＲＩＨにより異方性エツチングを行
なう。なお高精度容型素子上はポリシリコン膜１６上に
ナイトライト膜１１が成長されている状態でありこの膜
を使用し容量形成させるためポリシリコン膜１６へのコ
ンタクト部以外は均一な膜厚のナイトライト膜１１が残
っていることが必要である。またＭＯＳトランジスタの
素子領域は第２図のようにＬＯＧＯ８膜端より図中のＡ
だけの間隔を残すようにエツチングする。以」二のよう
にバイポーラトランジスタのコンタクト部のみエツチン
グすることにより外部ベース層８形成および、エミツタ
層９とコレクタコンタクト層の形成はセルファラインに
より形成できる。
次に、バイポーラトランジスタ領域の外部ベース層９お
よびＰチャンネル型ＭＯ５のソース・ドレイン領域の形
成であるがどちらの層もセルファラインで注入により同
時に形成する。また同様にしてバイポーラトランジスタ
領域のエミツタ層９とコレクタコンタクト層９１の形成
とＮチャンネル型ＭＯＳのソース・ドレイン領域１７も
同時に形成される。次に全面をＣＶＤ膜１２で覆ったの
ち各素子のコンタクト窓をドライエツチング技術により
行なう。この時のエツチングには、ナイトライト膜１１
とＣＶＤ膜１２の選択比の高いエツチング条件で行ない
ナイトライト膜の膜ベリをさせず成長時とほぼ同様の膜
厚が残るようにする。
よびＰチャンネル型ＭＯ５のソース・ドレイン領域の形
成であるがどちらの層もセルファラインで注入により同
時に形成する。また同様にしてバイポーラトランジスタ
領域のエミツタ層９とコレクタコンタクト層９１の形成
とＮチャンネル型ＭＯＳのソース・ドレイン領域１７も
同時に形成される。次に全面をＣＶＤ膜１２で覆ったの
ち各素子のコンタクト窓をドライエツチング技術により
行なう。この時のエツチングには、ナイトライト膜１１
とＣＶＤ膜１２の選択比の高いエツチング条件で行ない
ナイトライト膜の膜ベリをさせず成長時とほぼ同様の膜
厚が残るようにする。
このエツチングではバイポーラトランジスタの分離領域
を除く素子全体とＭＯＳトランジスタのコンタクト部お
よび容量素子のコンタクト部の窓開口が行なわれる。こ
のように開口された状態で各素子にアルミ電極１３をス
パッタリング技術、リソグラフィー技術およびドライエ
ツチング技術を駆使し形成する。その後表面保護膜とし
てＣＶＤ膜およびプラズマナイトライト膜などで全面を
覆う。
を除く素子全体とＭＯＳトランジスタのコンタクト部お
よび容量素子のコンタクト部の窓開口が行なわれる。こ
のように開口された状態で各素子にアルミ電極１３をス
パッタリング技術、リソグラフィー技術およびドライエ
ツチング技術を駆使し形成する。その後表面保護膜とし
てＣＶＤ膜およびプラズマナイトライト膜などで全面を
覆う。
発明の効果
以上のように本発明はナイトライト膜を用いることで以
下のような効果が得られる。
下のような効果が得られる。
第１に、バイポーラトランジスタのベース・エミッタを
セルファライン方式で形成するため素子サイズの縮小（
特にエミッタサイズ）による高周波特性の向上が実現で
き、さらにエミッタ・ベース接合上のフィールド膜をナ
イトライト膜にすることでベース電流のエミッタへの注
入効率を大幅に向上させることができる。
セルファライン方式で形成するため素子サイズの縮小（
特にエミッタサイズ）による高周波特性の向上が実現で
き、さらにエミッタ・ベース接合上のフィールド膜をナ
イトライト膜にすることでベース電流のエミッタへの注
入効率を大幅に向上させることができる。
第２に、ＭＯＳトランジスタのＬＯＧＯ３膜端部でのア
バランシェ耐圧の向上とＬＯＧＯ５膜のバーズビークに
よるトランジスタへの影響をなくすることができる。
バランシェ耐圧の向上とＬＯＧＯ５膜のバーズビークに
よるトランジスタへの影響をなくすることができる。
第３に、ボリンリコン膜−ナイトライト膜−金属の容量
構造にすることで温度依存性、電圧依存性に優れた高精
度の容量素子の形成が可能である。
構造にすることで温度依存性、電圧依存性に優れた高精
度の容量素子の形成が可能である。
第１図は本発明の実施例におけるバイポーラトランジス
タの断面図、第２図は同じく本発明の実施例におけるＭ
ＯＳトランジスタの断面図、第３図は同じく本発明の実
施例における高精度容量素子の断面図、第４図は従来の
技術により形成されたバイポーラトランジスタおよびＭ
Ｏ８Ｉ−ランジスタおよび容量素子の断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ＋
型埋め込み層、３・・・・・・Ｐ′″型埋め込み層、４
・・・・・・Ｎ−型エピタキシャル層、５・・・・・・
Ｐ−型分離層、ウェル層 ６・・・・・・Ｎ°コレクタ
ウオール層、７・・・・・・Ｐ“活性ベース層、８・・
・・・・Ｐ＋外部ベース層、９・・・・・・Ｎ“エミッ
タｍ、９１−・−コレクタコンタクト層、１０−・・−
熱酸化膜、１１・・・・・・ナイトライト膜、１２・・
・・・・ＣＶＤ膜、１３・・・アルミ電極、１４・・・
・・・ＬＯＣＯ５膜、１５・・・・・・ゲート酸化膜、
１６・・・・・・ポリシリコン膜、１７・・・・・・Ｎ
＋ソース・ドレイン１．１８・・・・・・チャンネルス
トッパー。
タの断面図、第２図は同じく本発明の実施例におけるＭ
ＯＳトランジスタの断面図、第３図は同じく本発明の実
施例における高精度容量素子の断面図、第４図は従来の
技術により形成されたバイポーラトランジスタおよびＭ
Ｏ８Ｉ−ランジスタおよび容量素子の断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・Ｎ＋
型埋め込み層、３・・・・・・Ｐ′″型埋め込み層、４
・・・・・・Ｎ−型エピタキシャル層、５・・・・・・
Ｐ−型分離層、ウェル層 ６・・・・・・Ｎ°コレクタ
ウオール層、７・・・・・・Ｐ“活性ベース層、８・・
・・・・Ｐ＋外部ベース層、９・・・・・・Ｎ“エミッ
タｍ、９１−・−コレクタコンタクト層、１０−・・−
熱酸化膜、１１・・・・・・ナイトライト膜、１２・・
・・・・ＣＶＤ膜、１３・・・アルミ電極、１４・・・
・・・ＬＯＣＯ５膜、１５・・・・・・ゲート酸化膜、
１６・・・・・・ポリシリコン膜、１７・・・・・・Ｎ
＋ソース・ドレイン１．１８・・・・・・チャンネルス
トッパー。
Claims (1)
- 同一基板上に、バイポーラ型トランジスタ及びＭＯＳ型
トランジスタを同時形成するいわゆるＢＩＣＭＯＳプロ
セスにおいて、ＭＯＳトランジスタの素子分離用酸化膜
の酸化膜端をナイトライト膜によりー定の重ね合わせ量
をもたせて覆いかぶせる工程と、前記ナイトライト膜を
マスクとしてイオン注入によりＭＯＳトランジスタの素
子領域を形成する工程と、バイポーラトランジスタの活
性ベース領域形成後に前記ナイトライト膜をベースコン
タクト窓領域とエミッタ形成領域のみを選択的に除去し
エミッタ・ベース間の接合上に残す工程とバイポーラト
ランジスタのベース・エミッタ形成を前記ナイトライト
膜をマスクとしたセルフアラインで形成する工程と、前
記ＭＯＳトランジスタの素子分離用酸化膜上にＭＯＳト
ランジスタのゲート電極材料と同様のポリシリコン膜を
成長し、さらに前記ポリシリコン膜上に前記バイポーラ
トランジスタおよびＭＯＳトランジスタに用いられると
同様なナイトライト膜を成長させ、さらに同ナイトライ
ト膜上に金属電極を形成する工程と、ＭＯＳトランジス
タの素子分離用酸化膜上のポリシリコン膜上に前記ナイ
トライト膜上と同様に金属電極を設ける工程を備えた半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007458A JPH03211872A (ja) | 1990-01-17 | 1990-01-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007458A JPH03211872A (ja) | 1990-01-17 | 1990-01-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03211872A true JPH03211872A (ja) | 1991-09-17 |
Family
ID=11666379
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007458A Pending JPH03211872A (ja) | 1990-01-17 | 1990-01-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03211872A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7192826B2 (en) | 2001-02-19 | 2007-03-20 | Sony Corporation | Semiconductor device and process for fabrication thereof |
| JP2009065031A (ja) * | 2007-09-07 | 2009-03-26 | Sanyo Electric Co Ltd | 半導体装置 |
-
1990
- 1990-01-17 JP JP2007458A patent/JPH03211872A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7192826B2 (en) | 2001-02-19 | 2007-03-20 | Sony Corporation | Semiconductor device and process for fabrication thereof |
| JP2009065031A (ja) * | 2007-09-07 | 2009-03-26 | Sanyo Electric Co Ltd | 半導体装置 |
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