JPS604596B2 - 相補形ｍｏｓ集積回路の製造方法 - Google Patents
相補形ｍｏｓ集積回路の製造方法Info
- Publication number
- JPS604596B2 JPS604596B2 JP48029669A JP2966973A JPS604596B2 JP S604596 B2 JPS604596 B2 JP S604596B2 JP 48029669 A JP48029669 A JP 48029669A JP 2966973 A JP2966973 A JP 2966973A JP S604596 B2 JPS604596 B2 JP S604596B2
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- Japan
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- oxide film
- field oxide
- region
- substrate
- forming
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、相補形ＭＯＳ集積回路の製造方法、特に寄
生ＭＯＳトランジスタのしきい値電圧を高めた相補形Ｍ
ＯＳ集積回路の製造方法に関するものである。
生ＭＯＳトランジスタのしきい値電圧を高めた相補形Ｍ
ＯＳ集積回路の製造方法に関するものである。
第１図〜第３図は、従来の製造方法による相補形ＭＯＳ
集積回路の製造工程を簡単に示す。
集積回路の製造工程を簡単に示す。
第１図は、Ｎ形シリコン基板１に酸化膜２を形成した後
、通常のエッチング等の方法により酸化膜２の一部分に
穴をあげ、それから拡散法等によってボロン等のＰ形不
純物を拡散させ、もってＰ形アイランド領域３を形成し
た状態を示す。第２図は、第１図の酸化膜２を一度全面
的に除去した後新たに熱酸化法等によってフィールド酸
化膜４を形成した状態を示す。第３図は、第２図の状態
のゥェハに通常の方法で、ＰチャンネルＭＯＳトランジ
スタのソース領域５、ドレィン領域６およびゲート絶縁
膜７並びにＮチャンネルＭＯＳトランジスタのソース領
域８、ドレィン領域９およびゲート絶縁膜１０を形成し
た状態を示す。説明の都合上、ＮチャンネルＭＯＳトラ
ンジスタは２個図示した。実際の相補形ＭＯＳ集積回路
では例えばアイランド領域には多数のＮチャンネルＭＯ
Ｓトランジスタがあり、それらのＭＯＳトランジスタ間
の電気的分離を行なう必要がある。第３図で言えば、Ｐ
形アイランド領域内の２個のＮチャンネルＭＯＳトラン
ジスタ間の電気的分離が重要である。これは、２個のＮ
チャンネルＭＯＳトランジスタ間に形成され、フィール
ド酸化膜４の一部４′をゲート絶縁膜とする寄生ＭＯＳ
トランジスタのしきい値電圧ＶＴＨＦで規定される。こ
のしきい値電圧ＶＴＨＦが最大動作電圧より高くないと
、動作時にＮチャンネルＭＯＳトランジスタ間のり−ク
が生じる恐れがある。しきし、値電圧ＶＴＨＦを高くす
るためには、例えば｛１｝フィールド酸化膜４′を厚く
する、‘２ーフィールド酸化膜４′の界面電荷Ｑｓｓを
小さくする、（３｝フィールド酸化膜４′直下の基板不
純物濃度を高くする、等の方法がるあ。（１）および｛
２’の方法でも基板不純物濃度がある程度高ければしき
し、値電圧ＶＭＦに対して効果があるが、基板不純物濃
度が低いと限度がある。したがつて、しきし、値電圧Ｖ
Ｔ岬を確実に高くするには、特にＮチャンネルの場合、
フィールド酸化膜４′の直下に分離拡散を行ってＰ形ア
イランド領域３表面付近の不純物濃度を高くしておくと
良い。しかし、分離拡散を行なうと、工程数が増える上
、ドレィン−基板間の耐圧が低下するので、限度がある
。一方、低電圧動作の相補形ＭＯＳ集積回路に対しては
、両ＮチャンネルＭＯＳトランジスタのしきし、値電圧
ＶＴＨＮの低下が要求され、そのためＰ形アイランド領
域３の表面不純物濃度を極力低くしなければならない。
、通常のエッチング等の方法により酸化膜２の一部分に
穴をあげ、それから拡散法等によってボロン等のＰ形不
純物を拡散させ、もってＰ形アイランド領域３を形成し
た状態を示す。第２図は、第１図の酸化膜２を一度全面
的に除去した後新たに熱酸化法等によってフィールド酸
化膜４を形成した状態を示す。第３図は、第２図の状態
のゥェハに通常の方法で、ＰチャンネルＭＯＳトランジ
スタのソース領域５、ドレィン領域６およびゲート絶縁
膜７並びにＮチャンネルＭＯＳトランジスタのソース領
域８、ドレィン領域９およびゲート絶縁膜１０を形成し
た状態を示す。説明の都合上、ＮチャンネルＭＯＳトラ
ンジスタは２個図示した。実際の相補形ＭＯＳ集積回路
では例えばアイランド領域には多数のＮチャンネルＭＯ
Ｓトランジスタがあり、それらのＭＯＳトランジスタ間
の電気的分離を行なう必要がある。第３図で言えば、Ｐ
形アイランド領域内の２個のＮチャンネルＭＯＳトラン
ジスタ間の電気的分離が重要である。これは、２個のＮ
チャンネルＭＯＳトランジスタ間に形成され、フィール
ド酸化膜４の一部４′をゲート絶縁膜とする寄生ＭＯＳ
トランジスタのしきい値電圧ＶＴＨＦで規定される。こ
のしきい値電圧ＶＴＨＦが最大動作電圧より高くないと
、動作時にＮチャンネルＭＯＳトランジスタ間のり−ク
が生じる恐れがある。しきし、値電圧ＶＴＨＦを高くす
るためには、例えば｛１｝フィールド酸化膜４′を厚く
する、‘２ーフィールド酸化膜４′の界面電荷Ｑｓｓを
小さくする、（３｝フィールド酸化膜４′直下の基板不
純物濃度を高くする、等の方法がるあ。（１）および｛
２’の方法でも基板不純物濃度がある程度高ければしき
し、値電圧ＶＭＦに対して効果があるが、基板不純物濃
度が低いと限度がある。したがつて、しきし、値電圧Ｖ
Ｔ岬を確実に高くするには、特にＮチャンネルの場合、
フィールド酸化膜４′の直下に分離拡散を行ってＰ形ア
イランド領域３表面付近の不純物濃度を高くしておくと
良い。しかし、分離拡散を行なうと、工程数が増える上
、ドレィン−基板間の耐圧が低下するので、限度がある
。一方、低電圧動作の相補形ＭＯＳ集積回路に対しては
、両ＮチャンネルＭＯＳトランジスタのしきし、値電圧
ＶＴＨＮの低下が要求され、そのためＰ形アイランド領
域３の表面不純物濃度を極力低くしなければならない。
この要請は、しきい値電圧ＶＴＨＦを高くしなければな
らないという要請とは、相反する。その上、Ｐ形アイラ
ンド領域３を形成した後フィールド酸化膜４を形成する
と「その途中でＰ形アイランド領域表面付近の不純物が
フィールド酸化膜４中に吸い出され、フィールド酸化膜
４′直下の不純物濃度が更に低下し、したがって、しき
し、値電圧ＶＴＨＦが低くなる。前述の分離拡散が施さ
れていない場合、フィールド酸化膜４′の界面電荷Ｑｓ
ｓの値によっては、しきし、値電圧ＶＴＨＦが実際に動
作しなければならないＭＯＳトランジスタのしきい値電
圧ＶＴＨＮより低くなることもある。ゲート絶縁膜１０
直下の不純物濃度に比べて、フィールド酸化膜４′直下
の不純物濃度が低くならないようにし、かつ界面電荷Ｑ
ｓｓも適当に小さくできれば、フィールド酸化膜４′を
厚くすることによってしきい値電圧ＶＴＨＦをしきし・
値電圧ＶＴＨＮよりも高くすることができる。この発明
は、基板の一主面上に互いに離隔する複数の孔を有する
フィールド酸化膜を形成した後、上記各孔を通して基板
内にアイランド領域を形成し、上記フィールド酸化膜に
よって取囲まれた上記アイランド領域全部を活性領域と
なすようにＭＯＳトランジスタを形成することによって
、分離拡散を施すことなしに、上記各ＭＯＳトランジス
タ間の上記フィールド酸化膜をゲート絶縁膜とする寄生
ＭＯＳトランジスタのしきし、値電圧を高くすることが
できる相補形ＭＯＳ集積回路の製造方法を提供するもの
である。第４図〜第６図は、この発明の製造方法による
相補形ＭＯＳ集積回路の製造工程を簡単に示す。
らないという要請とは、相反する。その上、Ｐ形アイラ
ンド領域３を形成した後フィールド酸化膜４を形成する
と「その途中でＰ形アイランド領域表面付近の不純物が
フィールド酸化膜４中に吸い出され、フィールド酸化膜
４′直下の不純物濃度が更に低下し、したがって、しき
し、値電圧ＶＴＨＦが低くなる。前述の分離拡散が施さ
れていない場合、フィールド酸化膜４′の界面電荷Ｑｓ
ｓの値によっては、しきし、値電圧ＶＴＨＦが実際に動
作しなければならないＭＯＳトランジスタのしきい値電
圧ＶＴＨＮより低くなることもある。ゲート絶縁膜１０
直下の不純物濃度に比べて、フィールド酸化膜４′直下
の不純物濃度が低くならないようにし、かつ界面電荷Ｑ
ｓｓも適当に小さくできれば、フィールド酸化膜４′を
厚くすることによってしきい値電圧ＶＴＨＦをしきし・
値電圧ＶＴＨＮよりも高くすることができる。この発明
は、基板の一主面上に互いに離隔する複数の孔を有する
フィールド酸化膜を形成した後、上記各孔を通して基板
内にアイランド領域を形成し、上記フィールド酸化膜に
よって取囲まれた上記アイランド領域全部を活性領域と
なすようにＭＯＳトランジスタを形成することによって
、分離拡散を施すことなしに、上記各ＭＯＳトランジス
タ間の上記フィールド酸化膜をゲート絶縁膜とする寄生
ＭＯＳトランジスタのしきし、値電圧を高くすることが
できる相補形ＭＯＳ集積回路の製造方法を提供するもの
である。第４図〜第６図は、この発明の製造方法による
相補形ＭＯＳ集積回路の製造工程を簡単に示す。
第４図は、Ｎ形シリコン基板１の全面に充分厚いフィー
ルド酸化膜４を形成した状態を示す。第５図は、Ｎチャ
ンネルＭＯＳトランジスタの活性領域すなわちソース領
域、ドレィン領域およびこれらの間のチャンネル領域を
形成する部分のフィールド酸化膜４に通常のエッチング
等の方法で穴をあげ、それから拡散法等によってボロン
等のＰ形不純物を拡散させ、もってＰ形アイランド領域
３を形成した状態を示す。第６図は、第５図の状態のウ
ェハに通常の方法で、ＰチャンネルＭＯＳトランジスタ
のソース領域５、ドレィン領域６およびゲート絶縁膜７
並びにＮチャンネルＭＯＳトランジスタのソース領域８
、ドレィン領域９およびゲート絶縁膜１０を形成した状
態を示す。ここで特に重要なことは、フィールド酸化膜
４および４′によって取囲まれた各アイランド領域３全
部を夫々活性領域となすように、各ＮチャンネルＭＯＳ
トランジスタが形成されることである。この場合も第３
図の場合と同様に、例えば２個のＮチヤンネルＭＯＳト
ランジスタ間にあるフィールド酸化膜４′のしきし、値
電圧Ｖ…Ｆが問題となる。この部分の表面不純物濃度は
、非常に厚いフィールド酸化膜４の形成後に、ボロン等
の不純物拡散を行ってＰ形アイランド領域３を形成した
ので、第３図の場合のように熱酸化時の不純物吸い出し
の影響を受けずＰ形アイランド領域形成時の値が最後ま
で保たれる。例えばフィールド酸化膜の厚さが１仏以上
あれば、後の１０００△程度のゲート酸化工程を経ても
、フィールド酸化膜の厚さは、ほとんど変化せず、その
直下の基板不純物濃度もほとんど変らない。したがって
、寄生ＭＯＳトランジスタのしきい値電圧ＶＴＨＦも、
アイランド領域形成時にほぼ定まり、後の工程で低くな
ることはない。従来の製造方法で形成したアイランド領
域の寄生ＭＯＳトランジスタのしきし、値電圧が、フィ
ールド酸化工程等での不純物吸い出し効果により低下し
、低しきし、値電圧プロセスでは何らかの分離工程が不
可欠であるのに対し、この発明による方法ではそのよう
な心配がなく、分離工程を必要としない。
ルド酸化膜４を形成した状態を示す。第５図は、Ｎチャ
ンネルＭＯＳトランジスタの活性領域すなわちソース領
域、ドレィン領域およびこれらの間のチャンネル領域を
形成する部分のフィールド酸化膜４に通常のエッチング
等の方法で穴をあげ、それから拡散法等によってボロン
等のＰ形不純物を拡散させ、もってＰ形アイランド領域
３を形成した状態を示す。第６図は、第５図の状態のウ
ェハに通常の方法で、ＰチャンネルＭＯＳトランジスタ
のソース領域５、ドレィン領域６およびゲート絶縁膜７
並びにＮチャンネルＭＯＳトランジスタのソース領域８
、ドレィン領域９およびゲート絶縁膜１０を形成した状
態を示す。ここで特に重要なことは、フィールド酸化膜
４および４′によって取囲まれた各アイランド領域３全
部を夫々活性領域となすように、各ＮチャンネルＭＯＳ
トランジスタが形成されることである。この場合も第３
図の場合と同様に、例えば２個のＮチヤンネルＭＯＳト
ランジスタ間にあるフィールド酸化膜４′のしきし、値
電圧Ｖ…Ｆが問題となる。この部分の表面不純物濃度は
、非常に厚いフィールド酸化膜４の形成後に、ボロン等
の不純物拡散を行ってＰ形アイランド領域３を形成した
ので、第３図の場合のように熱酸化時の不純物吸い出し
の影響を受けずＰ形アイランド領域形成時の値が最後ま
で保たれる。例えばフィールド酸化膜の厚さが１仏以上
あれば、後の１０００△程度のゲート酸化工程を経ても
、フィールド酸化膜の厚さは、ほとんど変化せず、その
直下の基板不純物濃度もほとんど変らない。したがって
、寄生ＭＯＳトランジスタのしきい値電圧ＶＴＨＦも、
アイランド領域形成時にほぼ定まり、後の工程で低くな
ることはない。従来の製造方法で形成したアイランド領
域の寄生ＭＯＳトランジスタのしきし、値電圧が、フィ
ールド酸化工程等での不純物吸い出し効果により低下し
、低しきし、値電圧プロセスでは何らかの分離工程が不
可欠であるのに対し、この発明による方法ではそのよう
な心配がなく、分離工程を必要としない。
第１図〜第３図は従来の製造方法による相補形ＭＯＳ集
積回路をその製造工程順に示す断面図、第４図〜第６図
はこの発明の−実施例を示すために相補形ＭＯＳ集積回
路をその製造工程順に示す断面図である。 なお図中、同一又は相当部分は、同一符号で示す。１は
シリコン基板、２は酸化際、３はアイランド領域、４お
よび４′はフィールド酸化膜。 常ｌ図鷺２図 第３図 精４図 第５図 稀６図
積回路をその製造工程順に示す断面図、第４図〜第６図
はこの発明の−実施例を示すために相補形ＭＯＳ集積回
路をその製造工程順に示す断面図である。 なお図中、同一又は相当部分は、同一符号で示す。１は
シリコン基板、２は酸化際、３はアイランド領域、４お
よび４′はフィールド酸化膜。 常ｌ図鷺２図 第３図 精４図 第５図 稀６図
Claims (1)
- １ 予定導電型を有する半導体基板の一主面上に互いに
離隔する複数の孔を有するフイールド酸化膜を形成する
工程、選択した不純物を上記各孔を通して上記基板内に
導入し、夫々上記基板と反対導電型のアイランド領域を
形成する工程、上記各アイランド領域の中央部の表面上
に夫々ゲート絶縁膜を形成するとともに、上記各ゲート
絶縁膜とフイールド酸化膜との間の上記各アイランド領
域の全表面域内に選択した不純物を導入し、夫々上記基
板と同一導電型のソース領域およびドレイン領域を形成
する工程を備えた相補形ＭＯＳ集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP48029669A JPS604596B2 (ja) | 1973-03-14 | 1973-03-14 | 相補形ｍｏｓ集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP48029669A JPS604596B2 (ja) | 1973-03-14 | 1973-03-14 | 相補形ｍｏｓ集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS49119587A JPS49119587A (ja) | 1974-11-15 |
| JPS604596B2 true JPS604596B2 (ja) | 1985-02-05 |
Family
ID=12282507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP48029669A Expired JPS604596B2 (ja) | 1973-03-14 | 1973-03-14 | 相補形ｍｏｓ集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS604596B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63147A (ja) * | 1987-06-12 | 1988-01-05 | Seiko Epson Corp | 半導体装置 |
| JPS63146A (ja) * | 1987-06-12 | 1988-01-05 | Seiko Epson Corp | 半導体装置 |
| JP2572653B2 (ja) * | 1989-12-29 | 1997-01-16 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JPH02224269A (ja) * | 1989-12-29 | 1990-09-06 | Seiko Epson Corp | 半導体装置 |
| JP2890725B2 (ja) * | 1990-07-23 | 1999-05-17 | 富士電機株式会社 | 半導体装置 |
-
1973
- 1973-03-14 JP JP48029669A patent/JPS604596B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS49119587A (ja) | 1974-11-15 |
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