JPH03211885A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH03211885A JPH03211885A JP2007470A JP747090A JPH03211885A JP H03211885 A JPH03211885 A JP H03211885A JP 2007470 A JP2007470 A JP 2007470A JP 747090 A JP747090 A JP 747090A JP H03211885 A JPH03211885 A JP H03211885A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
- H10D30/668—Vertical DMOS [VDMOS] FETs having trench gate electrodes, e.g. UMOS transistors
-
- H—ELECTRICITY
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
- H10D64/516—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers the thicknesses being non-uniform
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、表面を絶縁膜で被膜した垂直溝を有する半導
体装置の構造及び製造方法に関する。
体装置の構造及び製造方法に関する。
従来の技術
従来、この種の半導体装置は第４図に示すような構成で
あった。第４図において半導体基板１に形成した垂直溝
に形成する熱酸化ＩＩＩ １０の膜厚は溝の側壁と溝の
底部とにおいて同じ膜厚になっていた。従って、第３図
に示すように、この熱酸化膜を形成した垂直溝部をポリ
シリコンで埋込んでつくられた従来の垂直溝型電界効果
トランジスタでは、ゲート絶縁膜となる溝側壁の酸化膜
９の厚さとドレイン層１１とゲート電極３との重なり容
量の要因となる溝底部の酸化膜９１の厚さは同じ厚さに
なる。一般に、ゲート酸化膜は薄く設計されるため、ド
レイン・ゲート間容量が増加する結果になっていた。
あった。第４図において半導体基板１に形成した垂直溝
に形成する熱酸化ＩＩＩ １０の膜厚は溝の側壁と溝の
底部とにおいて同じ膜厚になっていた。従って、第３図
に示すように、この熱酸化膜を形成した垂直溝部をポリ
シリコンで埋込んでつくられた従来の垂直溝型電界効果
トランジスタでは、ゲート絶縁膜となる溝側壁の酸化膜
９の厚さとドレイン層１１とゲート電極３との重なり容
量の要因となる溝底部の酸化膜９１の厚さは同じ厚さに
なる。一般に、ゲート酸化膜は薄く設計されるため、ド
レイン・ゲート間容量が増加する結果になっていた。
発明が解決しようとする課題
このような従来の構成では、溝部絶縁膜の厚さを側壁と
底部とで変えることは困難であった。即ち、絶縁膜を被
膜した垂直溝を有する半導体装置、きくにこの溝部をポ
リシリコンで埋込んだ垂直溝型電界効果トランジスタで
は、溝底部の酸化膜はゲート・ドレイン間容量を構成す
るため、高速動作のためにはこの部分の容量は大きくな
い方が良い。しかし、溝部に熱酸化によって酸化膜を形
成する場合、溝側壁お溝底部は同じ膜厚になり、異なっ
た厚みにっくるこ古は不可能であった。
底部とで変えることは困難であった。即ち、絶縁膜を被
膜した垂直溝を有する半導体装置、きくにこの溝部をポ
リシリコンで埋込んだ垂直溝型電界効果トランジスタで
は、溝底部の酸化膜はゲート・ドレイン間容量を構成す
るため、高速動作のためにはこの部分の容量は大きくな
い方が良い。しかし、溝部に熱酸化によって酸化膜を形
成する場合、溝側壁お溝底部は同じ膜厚になり、異なっ
た厚みにっくるこ古は不可能であった。
本発明はこのような課題を解決するもので、溝底部と溝
側壁部の絶縁膜の厚みを変えて形成させることを目的と
するものである。
側壁部の絶縁膜の厚みを変えて形成させることを目的と
するものである。
課題を解決するための手段
この課題を解決するために、本発明では溝底部の絶縁膜
厚を、溝側壁の絶縁膜厚より厚くすることでゲート・ド
レイン間容量を低減している。そのために溝側壁にのみ
ＳｉＮを残し、その後熱酸化により溝底部に厚い酸化膜
を形成したものである。
厚を、溝側壁の絶縁膜厚より厚くすることでゲート・ド
レイン間容量を低減している。そのために溝側壁にのみ
ＳｉＮを残し、その後熱酸化により溝底部に厚い酸化膜
を形成したものである。
作用
この構成により、溝底部の絶縁膜を溝ｆｌＩＩＩ壁の絶
縁膜よりも厚くすることができるので、電界効果型トラ
ンジスタのゲート・ドレイン間容量を低減でき、高速動
作が可能となる。
縁膜よりも厚くすることができるので、電界効果型トラ
ンジスタのゲート・ドレイン間容量を低減でき、高速動
作が可能となる。
実施例
第１図は本発明の一実施例による半導体装置である垂直
溝型電界効果トランジスタ装置の構成を示す。溝部に形
成された熱酸化膜は、溝底部に形成された酸化膜２１の
方が溝側壁に形成された酸化膜２より厚くなっている。
溝型電界効果トランジスタ装置の構成を示す。溝部に形
成された熱酸化膜は、溝底部に形成された酸化膜２１の
方が溝側壁に形成された酸化膜２より厚くなっている。
このためポリシリコンで形成されたゲート電極３とドレ
イン領域１１との間の容量は、溝側壁と溝底部の酸化膜
厚が同じである従来構造に比べ大幅に低減できる。なお
、４はリース領域、５は基板ソース領域を示している。
イン領域１１との間の容量は、溝側壁と溝底部の酸化膜
厚が同じである従来構造に比べ大幅に低減できる。なお
、４はリース領域、５は基板ソース領域を示している。
第２図は本発明による製造方法の一実施例である。垂直
溝を有するドレイン領域となる半導体基板１に予備の酸
化膜６を数百人形成し、次いで、減圧ＣＶＤ法によって
ＳｉＮ膜を５００〜３０００人成長させ同図（ｂ）に示
す構造にする。この状態の半導体基板１をＣＦＡ系ガス
を用いた反応性イオンエツチング法によりエツチングす
ると同図（Ｃ）に示すように、溝の側壁にのみＳｉＮ膜
７を残すことができる。その後、熱酸化し、さらにリン
酸によってＳｉＮ膜７を除去すれば同図（ｄ）に示す構
造となる。即ち、垂直溝部に形成した酸化膜の膜厚は、
溝底部に形成された酸化膜８の方が溝側壁に形成された
酸化膜６より厚（なっている。なお、ここでフッ化水素
容液によって溝側壁の予備の酸化膜６を除去し、新たに
所望の膜厚のゲート酸化１ｌＩＪを熱酸化によって形成
することも可能である。
溝を有するドレイン領域となる半導体基板１に予備の酸
化膜６を数百人形成し、次いで、減圧ＣＶＤ法によって
ＳｉＮ膜を５００〜３０００人成長させ同図（ｂ）に示
す構造にする。この状態の半導体基板１をＣＦＡ系ガス
を用いた反応性イオンエツチング法によりエツチングす
ると同図（Ｃ）に示すように、溝の側壁にのみＳｉＮ膜
７を残すことができる。その後、熱酸化し、さらにリン
酸によってＳｉＮ膜７を除去すれば同図（ｄ）に示す構
造となる。即ち、垂直溝部に形成した酸化膜の膜厚は、
溝底部に形成された酸化膜８の方が溝側壁に形成された
酸化膜６より厚（なっている。なお、ここでフッ化水素
容液によって溝側壁の予備の酸化膜６を除去し、新たに
所望の膜厚のゲート酸化１ｌＩＪを熱酸化によって形成
することも可能である。
発明の効果
以上のように本発明によれば、電界効果型トランジスタ
のゲート・ドレイン間容量を低減でき高速動作が可能と
なる。また、本発明の製造方法によれば、垂直溝に形成
する絶縁膜の膜厚を溝側壁と溝底部で異なる膜厚に形成
することができる。
のゲート・ドレイン間容量を低減でき高速動作が可能と
なる。また、本発明の製造方法によれば、垂直溝に形成
する絶縁膜の膜厚を溝側壁と溝底部で異なる膜厚に形成
することができる。
第１図は本発明の一実施例による電界効果トランジスタ
の断面図、第２図は本発明の製造方法の一実施例を示す
製造工程図、第３図は従来構造の断面図、第４図は従来
の製造方法の製造工程図である。 １・・・・・・半導体基板、２，２１・・・・・・酸化
膜、３・・・・・・ゲート電極、４・・・・・・ソース
領域、５・・・・・・基板ソース領域、６・・・・・・
酸化膜、７・・・・・・ＳｉＮ膜５８・・・・・・酸化
膜、１１・・・・・・ドレイン領域。
の断面図、第２図は本発明の製造方法の一実施例を示す
製造工程図、第３図は従来構造の断面図、第４図は従来
の製造方法の製造工程図である。 １・・・・・・半導体基板、２，２１・・・・・・酸化
膜、３・・・・・・ゲート電極、４・・・・・・ソース
領域、５・・・・・・基板ソース領域、６・・・・・・
酸化膜、７・・・・・・ＳｉＮ膜５８・・・・・・酸化
膜、１１・・・・・・ドレイン領域。
Claims (3)
- （１）半導体基板に形成した垂直溝部の側壁と溝底部の
絶縁膜の膜厚が異なることを特徴とする半導体装置。 - （２）絶縁膜を有した垂直溝部をポリシリコンで埋込み
、ゲート電極として利用したことを特徴とする垂直溝型
電界効果トランジスタ型の半導体装置。 - （３）垂直溝部を有する半導体基板にＳｉＮ膜を形成し
、このＳｉＮ膜を反応性イオンエッチングによって溝側
壁にのみ残し、次いで熱酸化することを特徴とする請求
項１または請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007470A JPH03211885A (ja) | 1990-01-17 | 1990-01-17 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007470A JPH03211885A (ja) | 1990-01-17 | 1990-01-17 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03211885A true JPH03211885A (ja) | 1991-09-17 |
Family
ID=11666683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007470A Pending JPH03211885A (ja) | 1990-01-17 | 1990-01-17 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03211885A (ja) |
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
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- 1990-01-17 JP JP2007470A patent/JPH03211885A/ja active Pending
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