JPH0246777A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0246777A JPH0246777A JP63197665A JP19766588A JPH0246777A JP H0246777 A JPH0246777 A JP H0246777A JP 63197665 A JP63197665 A JP 63197665A JP 19766588 A JP19766588 A JP 19766588A JP H0246777 A JPH0246777 A JP H0246777A
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- JP
- Japan
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- film
- poly
- trench
- gate
- insulating film
- Prior art date
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- Pending
Links
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 13
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- 229910008484 TiSi Inorganic materials 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はトレンチ・ゲートＭＯ３ＦＥＴのトレンチ・ゲ
ートにおける多層８１ゲートイ荷造の製造方法に関する
。
ートにおける多層８１ゲートイ荷造の製造方法に関する
。
［従来の技術］
従来、トレンチ・ゲートＭＯ５ＦＥＴのゲト構造に多層
Ｓｉゲート構造を取ると云う提案はなく、又、゛実例も
なく、単層Ｓｉゲートのみであった・ ［発明が解決しようとする課題） しかし、上記従来技＆Ｆｉによると、トレンチ・ゲート
によるフローティング・ゲートＭＯ３ＦＥＴが製作でき
ないと云う課題があった。
Ｓｉゲート構造を取ると云う提案はなく、又、゛実例も
なく、単層Ｓｉゲートのみであった・ ［発明が解決しようとする課題） しかし、上記従来技＆Ｆｉによると、トレンチ・ゲート
によるフローティング・ゲートＭＯ３ＦＥＴが製作でき
ないと云う課題があった。
本発明は、かかる従来技（・トｉの課題を解決するたぬ
に、トレンチ・ゲー１−ＭＯ３ＦＥＴによるフローティ
ング・ゲートＭＯＳ ＦＥＴの電気的書き込み可能及
び電気的書き込み・消去可能な読み出し専用記憶装置の
製作を可能とする製造方法を提供する事を目的とする。
に、トレンチ・ゲー１−ＭＯ３ＦＥＴによるフローティ
ング・ゲートＭＯＳ ＦＥＴの電気的書き込み可能及
び電気的書き込み・消去可能な読み出し専用記憶装置の
製作を可能とする製造方法を提供する事を目的とする。
［課題を解決するための手段］
上記課題を解決するために、本発明は半導体装置の製造
方法に関し、８１基板表面からトレンチをドライエツチ
ングにより形成し、該トレンチ（β１１面にゲート絶！
！膜を形成し、該ゲート絶縁膜上にＣＶＤ法により第１
のポリ８１膜を形成し、該第１のポリＳｌ膜上に絶縁膜
を形成し、該絶縁膜上に第２のポリ膜を形成する手段を
取る。
方法に関し、８１基板表面からトレンチをドライエツチ
ングにより形成し、該トレンチ（β１１面にゲート絶！
！膜を形成し、該ゲート絶縁膜上にＣＶＤ法により第１
のポリ８１膜を形成し、該第１のポリＳｌ膜上に絶縁膜
を形成し、該絶縁膜上に第２のポリ膜を形成する手段を
取る。
〔実 施 例ｊ
以下、実施例により本発明を詳述する。
第１図は本発明の一実施例を示すトレンチ・ゲート部の
断面図である。
断面図である。
いま、８１基板ｌの表面からホト・リソグラグイ−とド
ライ・エツチングによりトレンチ部２を設ける。この場
合、Ｓｉ基板１の表面には予じめフィールド酸化膜が形
成されている場合がある。
ライ・エツチングによりトレンチ部２を設ける。この場
合、Ｓｉ基板１の表面には予じめフィールド酸化膜が形
成されている場合がある。
次に、熱酸化等により前記トレンチ部２の少な（とも側
壁を含む内面に第一の絶縁膜３を薄く形成する。
壁を含む内面に第一の絶縁膜３を薄く形成する。
次に、ＣＶＤ法等により第１のポリＳｉ膜４を０．１μ
ｍｗ０．３μｍ厚程度形成する。この場合、第１のポリ
５ｉｌｌ！４はＳｉ基板１の表面に形成された絶縁膜上
にて所望の形状にホト・エツチングされる場合がある。
ｍｗ０．３μｍ厚程度形成する。この場合、第１のポリ
５ｉｌｌ！４はＳｉ基板１の表面に形成された絶縁膜上
にて所望の形状にホト・エツチングされる場合がある。
更に、第１のポリＳｉ膜４の表面にＴｉＳｉやＷＳｉ等
のシリサイド膿が形成される場合がある。尚、この第１
のポリＳｉ膜４はフローティング・ゲートとして使用さ
れる場合が多い。
のシリサイド膿が形成される場合がある。尚、この第１
のポリＳｉ膜４はフローティング・ゲートとして使用さ
れる場合が多い。
次に、前記第１のポリ５ｉＩｌｉ４の表面に、熱酸化あ
るいはＣＶＤ法等により第２の絶縁膜５が形成され、該
第２の絶縁膜５の表面に第２のポリＳｉ膜６がＣＶＤ法
等により形成されるが、該第２のポリ５ｉｌｉ６は必ず
しもポリＳｉ膜である必要はな（、ＷｌｌやＴｉＳｉあ
るいはＷＳｉ等であったり、これらの膜をポリＳｊｌ！
表面に形成した構造になる場合もある。この様にして形
成された第２のポリ５ｉＩｌ１６はトレンチ内部を埋め
る形で形成され、その後、所望の形状にホト・エツチン
グされるものである。
るいはＣＶＤ法等により第２の絶縁膜５が形成され、該
第２の絶縁膜５の表面に第２のポリＳｉ膜６がＣＶＤ法
等により形成されるが、該第２のポリ５ｉｌｉ６は必ず
しもポリＳｉ膜である必要はな（、ＷｌｌやＴｉＳｉあ
るいはＷＳｉ等であったり、これらの膜をポリＳｊｌ！
表面に形成した構造になる場合もある。この様にして形
成された第２のポリ５ｉＩｌ１６はトレンチ内部を埋め
る形で形成され、その後、所望の形状にホト・エツチン
グされるものである。
尚、第１の絶縁ｌｌｌ３は、通常１００人程程度厚みに
形成されるが、トレンチ内壁の一部の絶縁膜厚な２ＯＡ
程度に薄く形成してトンネル電流の通路となしても良い
。
形成されるが、トレンチ内壁の一部の絶縁膜厚な２ＯＡ
程度に薄く形成してトンネル電流の通路となしても良い
。
更に、第２のポリＳｉ膜６のホト・エツチング後、自己
整合形にて、第１のポリＳｉ膜４迄−気にホト・エツチ
ングされる場合もある。
整合形にて、第１のポリＳｉ膜４迄−気にホト・エツチ
ングされる場合もある。
〔発明の効果１
本発明によりトレンチ・ゲートＭＯＳ ＦＥＴのトレ
ンチ・ゲート部に多層ゲート構造を形成できる効果があ
り、トレンチ・ゲートＭＯ５ＦＥＴによるフローティン
グ・ゲートＭＯＳ ＦＥＴ構造をもった電気的書き込
み、及び電気的書き込み・消去可能な読み出し専用記憶
装置を製作することができる効果がある。
ンチ・ゲート部に多層ゲート構造を形成できる効果があ
り、トレンチ・ゲートＭＯ５ＦＥＴによるフローティン
グ・ゲートＭＯＳ ＦＥＴ構造をもった電気的書き込
み、及び電気的書き込み・消去可能な読み出し専用記憶
装置を製作することができる効果がある。
６、％２のホ゛す５１只費
第１図は本発明の一実施例を示すトレンチ・ゲート部の
要部の断面図である。 Ｓｉ基板 トレンチ部 第１の絶縁膜 第１のポリＳｉ膜 第２の絶４１ Ｉｔ！ 第２のポリＳｉ膜 第１図
要部の断面図である。 Ｓｉ基板 トレンチ部 第１の絶縁膜 第１のポリＳｉ膜 第２の絶４１ Ｉｔ！ 第２のポリＳｉ膜 第１図
Claims (1)
- Ｓｉ基板表面からトレンチがドライエッチングにより形
成され、該トレンチ側面にゲート絶縁膜が形成され、該
ゲート絶縁膜上にＣＶＤ法により第１のポリＳｉ膜が形
成され、該第１のポリＳｉ膜上に絶縁膜が形成され、該
絶縁膜上に第２のポリＳｉ膜が形成されて成る事を特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63197665A JPH0246777A (ja) | 1988-08-08 | 1988-08-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63197665A JPH0246777A (ja) | 1988-08-08 | 1988-08-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0246777A true JPH0246777A (ja) | 1990-02-16 |
Family
ID=16378294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63197665A Pending JPH0246777A (ja) | 1988-08-08 | 1988-08-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0246777A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5411905A (en) * | 1994-04-29 | 1995-05-02 | International Business Machines Corporation | Method of making trench EEPROM structure on SOI with dual channels |
| US8868029B2 (en) | 2010-01-29 | 2014-10-21 | Alcatel Lucent | Method and apparatus for managing mobile resource usage |
-
1988
- 1988-08-08 JP JP63197665A patent/JPH0246777A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5411905A (en) * | 1994-04-29 | 1995-05-02 | International Business Machines Corporation | Method of making trench EEPROM structure on SOI with dual channels |
| US8868029B2 (en) | 2010-01-29 | 2014-10-21 | Alcatel Lucent | Method and apparatus for managing mobile resource usage |
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