JPH03212889A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、先入れ先出しく以下ＦＩＦＯと略す）型の半
導体記憶装置に関するものである。

従来の技術 近年、半導体記憶装置は、半導体プロセス技術の進歩に
ともない、その利用度にはめざましいものがある。特に
、ＦＩＦＯ型の半導体記憶装置は映像の分野で注目を浴
び、ディジタル信号処理のＹ／Ｃｅｆｉ回路等ではな（
てならないものとなっている。

以下従来の半導体記憶装置について説明する。

第３図に従来の半導体記憶装置の例を示す。

映像分野で使用するＦＩＦＯ型の半導体記憶装置は、Ｉ
Ｈ遅延線等で用いる事が多（、本従来例は１画面の縦方
向の演算処理をするための２Ｈの記憶容量をもつ場合の
例であり、１ビット分のみの回路である。第３図の３１
．３２は、ＦＩＦＯ型の半導体記憶装置で構成されたＩ
Ｈ遅延回路、３３は３トランジスタで構成されたダイナ
ミ・ンク型の単位記憶回路、３４は書き込みアドレス信
号線、３５は読みだしアドレス信号線、３６はアドレス
制御回路、３７は書き込みデータ信号線、３８は読みだ
しデータ信号線、３つは演算回路である。

以上のように構成された半導体記憶装置について以下そ
の動作を説明する。

入力データは、書き込みアドレス信号線３４により指定
された単位記憶回路にデータが書き込まれる。また、読
みだしアドレス信号線３５により指定された列の単位記
憶回路からデータが選択され出力される。３トランジス
タで構成された単位記憶回路３３は、Ｎ−ｃｈのトラン
ジスタで構成され、書き込みアドレス信号線３４または
読みだしアドレス信号線３５が、それぞれハイ（“Ｈ”
）レベルの時に、それぞれ、書き込みデータ信号線３７
からのデータの書き込み、または、読みだしデータ信号
線８へのデータの転送が行なわれる。

遅延回路３１．３２はＩＨライン分の単位記憶回路３３
の数を有し、さらに各遅延回路３１．３２で遅延したデ
ータを演算する演算回路３９を持ち、画面３ライン分の
データを演算することにより、画面縦方向の信号処理を
行なおうとするものである。

発明が解決しようとする課題 しかしながら上記の従来の技術では、入力データ及び、
各ＩＨ遅延回路の出力をそれぞれ演算回路に入力するた
めに、モノリシックな半導体集積回路をデザインする場
合、各ＩＨ遅延線がデザイン上大きな面積を占めるため
、演算回路に入力データ及び各遅延線の出力データを入
力するための配線を行なうと、その配線面積が大きくな
り、半導体集積回路の設計効率を落とすという問題点を
有していた。

本発明は、上記従来の問題点を解決するもので、２行分
のデータの記憶容量を持つＦＩＦＯ型の記憶回路を使っ
た遅延回路を１ビツトあたり上下２段で構成し、書き込
みデータ信号線及び読みだしデータ信号線のデータを出
力できる読みだしデータ選択回路を設けることにより、
演算回路に入力するための信号線の配線面積をほとんど
なくすことができる半導体記憶回路を提供することを目
的とする。

課題を解決するための手段 この目的を達成するために本発明の半導体記憶回路は１
つのアドレス信号線に複数個の単位記憶回路を配置し、
さらに１ビツトに対し２行の単位記憶回路を用意し、前
記単位記憶回路行ごとに、書き込みデータ信号線および
読みだしデータ信号線のデータを取り出すことが出来る
よう出力データ選択回路を有している。

作用 この構成により、１つの遅延回路から複数の遅延量を持
ったデータを取り出すことができ、かつ演算回路のデザ
インも容易であり、モノリシックな半導体集積回路の２
行遅延線回路のデザイン面積を小さ（することが出来る
。

実施例 以下本発明の一実施例について図面を参照しながら説明
する。

第１図は１本発明の１実施例における半導体記憶装置を
示すものである。第１図において、１は単位記憶回路、
２はアドレス制御回路、３は入力データ選択回路、４は
出力データ選択回路、５は書き込みアドレス信号線、６
は読みだしアドレス信号線、７は書き込みデータ選択回
路、８は演算回路である。

以上のような構成の本実施例において、以下動作説明す
る。本実施例の信号処理回路は映像分野でよ（使用され
るＦＩＦＯ動作をする遅延回路を用いた画面の縦方向の
信号処理回路の１ビツト分のみを記載した例である。

書き込みアドレス信号線５及び読みだしアドレス信号線
６は、一定周期で交互に“Ｈ”となり、入力データに対
し１行当り１８分、全体として単位記憶回路数分（２８
分）の遅延された出力データを得るための回路となる。

データ書き込み時には、入力データ選択回路３内のどち
らか一方のスイッチがオンし、かつ書き込みデータ選択
回路のスイッチがオフし、書き込みデータ信号線（１０
ａまたは１０ｂ）に入力データが転送され、書き込みア
ドレス信号線５により、どれか１つの単位記憶回路にデ
ータが書き込まれる。その時、入力データが接続されて
いない方（入力データ選択回路３のスイッチがオフして
いる方）の書き込みデータ選択回路７のスイッチはオン
となり、その行の単位記憶装置は読みだされたデータが
再び自分に書き込まれることとなり、リフレッシュ動作
がなされる。

データの読みだし時には、読みだしアドレス信号線６に
より指定された単位記憶装置１より読みだしデータ信号
、Ｉ（９ａまたは９ｂ）にデータを転送する。

以上のように、出力データ選択回路には、単位記憶回路
の各行の書き込みデータ及び読みだしデータが入力され
、出力として、現在書き込んでいるデータ及び２Ｈ遅延
されたデータ（２Ｈ前のデータ）、かつＩＨ遅延された
データ（ＩＨ前のデータ）を得ることが出来る。

第１表に、入力データ選択回路３の二つのスイッチ３ａ
及び３ｂのオン、オフと各書き込みデータ信号線および
読みだしデータ信号線（９ａ。

９ｂ、１０ａ、１０ｂ）のデータの値を示す。

ＯＨ：現在の入力データ ＩＨ：ＩＨ遅延されたデータ ２Ｈ：　２Ｈ遅延されたデータ 第１表 以上の様に本実施例によれば、２Ｈの単位記憶回路をも
つ遅延回路より３つの出力を同時に得ることができその
後の演算回路に配線面積をほとんど考慮することなく接
続することが出来る。

さらに第２図では、出力データ選択回路１４の出力が１
つである例を示す。出力データ選択回路１４の出力数と
演算回路１８の入力数以外は第１図に示した実施例の構
成と同じである。当然、現在の入力データ、及び、ｔＨ
，２Ｈ遅延の信号はシリアルなデータとして得ることが
出来る。

また、本実施例では、１ビツトのデータを二行の単位記
憶回路で構成した例を示したが、必要な遅延量に応じて
、３以上の行で構成しても、発明の効果は同じである。

発明の効果 本発明は、１つのアドレス信号線に複数個の単位記憶回
路を配置し、さらに１ビツトに対し２行の単位記憶回路
行を用意し、前記単位記憶回路行ごとに、書き込みデー
タ信号線および読みだしデータ信号線のデータを取り出
すことが出来るよう出力データ選択回路を設けることに
より、１つの遅延回路から、複数の遅延量を持ったデー
タを取り出すことができ、演算回路への配線のデザイン
面積もほとんど考慮しな（でよいという効果を得ること
が出来るものである。

【図面の簡単な説明】

第１図は、本発明の一実施例における半導体記憶装置の
構成図、第２図は、他の実施例の構成図、第３図は従来
の半導体記憶装置の構成図である。 １・・・・・・単位記憶回路、２・・・・・・アドレス
制御回路、３・・・・・・入力データ選択回路、４・・
・・・・出力データ選択回路、５・・・・・・書き込み
アドレス信号線、６・・・・・・読みだしアドレス信号
線、７・・・・・・書き込みデータ選択回路、８・・・
・・・演算回路、９ａ、９ｂ・・・・・・読みだしデー
タ信号線、１０ａ、１０ｂ・・・・・・書き込みデータ
信号線。

Claims (1)

【特許請求の範囲】
1. データの書き込み、読みだしの可能な単位記憶回路をマ
   トリックス状に配置した記憶回路群と、前記記憶回路群
   へのデータの書き込み及び読みだしを各列ごとに制御す
   る複数のアドレス信号線と、前記複数のアドレス信号線
   を出力とするアドレス制御回路を有し、前記記憶回路群
   へ各行ごとにデータの書き込みを行なう書き込みデータ
   信号線及び読みだしを行なう読みだしデータ信号線と、
   さらに、入力データの、前記記憶回路群の各行への振り
   分けを選択する入力データ選択回路と、前記入力データ
   選択回路の出力信号線と前記各行の読み出しデータ信号
   線を入力とし、どちらか一方の入力を書き込みデータ信
   号線に出力する書き込みデータ選択回路を有し、各行の
   書き込みデータ信号線のデータおよび読みだしデータ信
   号線のデータを任意に選択できる出力データ選択回路を
   具備したことを特徴とした半導体記憶装置。