JPH03214246A - キャッシュ装置のリプレース・アドレス生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、キャッシュ装置におけるリプレース・アドレ
ス生成回路に関する。

〔従来の技術〕

まずキャッシュ装置に関して説明する。キャッシュ装置
は、中央処理装置（ＣＰＵ）と大容量の主記憶装置との
間に置かれ、主記憶の内容のうち使用頻度が高いと予想
される領域のコピーを持つように管理するコントローラ
と高速のメモリからなる。

このキャッシュ装置を使用したシステム構成例を第８図
に示す。この図のキャッシュ装置１３０は、バス幅が３
２ビツトでリプレース・サイクルの回数が４回に対応す
るものとする。リプレースアドレス生成回路１６０はキ
ャッシュ・メモリ・コントローラ１４０に含まれ、キャ
ッシュ装置１３０はキャッシュ・メモリ・コントローラ
１４０とキャッシュ・メモリ１５０とからなり、ＣＰＵ
１００がドライブする（バスに情報を出力することを「
ドライブする」という）Ａ４以上のアドレスバス１０２
とコマンドバス１０４上の情報を監視し、ＣＰＵ１００
がリード・アクセスの時にアクセスしようとするアドレ
スのデータがキャッシュ・メモリ１５０に入っているか
否かを判断する。

キャッシュ・メモリ１５０にデータがある時にはキャッ
シュ・メモリ・コントローラ１４０がドライブするコマ
ンドバスＡ１Ｂ２（主記憶コントローラ用コマンドバス
）上の情報によって主記憶コントローラ１１０が、デー
タバス１０１を主記憶部１２０がドライブしないように
制御して、コマンドバスＢ１３３（キャッシュ・メモリ
用コマンドバス）上の情報によってキャッシュ・メモリ
１５０側から高速にデータを呼び出してＲＥＡＤＹ３６
をアクティブすることによってＣＰＵ１００のバスサイ
クルを終了させる。

キャッシュ・メモリ１５０にデータがない時にはミスヒ
ツトとなり、キャッシュ装置１３０はデータのリプレー
スサイクルを開始しようとする、コマンドバスＡ１３２
上の信号であるＲ１（πて７７（主記憶コントローラ１
２０にリプレースを開始したいという要求信号）を出力
し、主記憶コントローラ１２０がＲＡＣＫ７８（リプレ
ースを開始してもよいというＲＲＥＱ７８に対する応答
信号）を出力したらコマンドバスＡ１３２とコマンドバ
スＢ１３３にリプレースサイクルを開始するための情報
を出力する。そして、主記憶部１２０からキャッシュ・
メモリ１５０にリプレースサイクルの回数分データを転
送しｆＳ後、ＣＰＵ１００がアクセスしようとしたアド
レスのデータをキャッシュ・メモリ１５０から呼び出し
、ＣＰＵ１００にＲＥＡＤＹ３６を返してリードサイク
ルが終了する。以上のＣＰＵ１００がメモリ・リード・
サイクル時における従来のキャッシュ装置の動作フロー
チャートを第９図に示す。

次に、キャッシュ装置ユ３０の従来のリプレース・アド
レス生成回路１６０に付いて詳しく説明する。ここでは
、バス幅が３２ビツトでリグレースサイクルのバス・サ
イクルの回数が４回の場合を例にとって説明する。

第１０図は従来のリプレースアドレス生成回路の一例の
回路図であり、第１１図は第１０図のリプレースアドレ
ス生成回路１６０の動作を示すタイミング図である。こ
こでは、ＣＰＵの出力するアドレスバスのＡ２．Ａ３の
値が０，１の場合にミスヒツトが起こった時のリプレー
ス時のタイミングチャートを示す。このリプレースアド
レス生成回路１６０はカウンタ１０．バッファＡ２０゜
制御回路３０．バッファＢ４０からなっている。

制御回路３０の出力するσπ３４（バッファＡ２０の「
てとバッファＢ４０の７百を制御する信号：リプレース
サイクル中はロウとなり、それ以外はハイとなる）によ
ってリプ−レースサイクル以外のサイクルでは、バッフ
ァＡ２０の出力ＩＹ１（２１）とＩＹ２　（２２）がハ
イインピーダンスとなる不活性状態（電気的に分離した
状態）でバッファＢ４０が活性状態となり、アドレスＡ
２とＡ３の値が出力ＤＡ２　（５１：主記憶部およびキ
ャッシュメモリへのＡ２）とＤＡ３　（５２：主記憶お
よびキャッシュメモリへのＡ３’）の値となるが、リプ
レースサイクル中はバッファＡ２０を活性状態にしてバ
ッファＢ４０の出力２Ｙ１（４０）と２Ｙ２（４１）が
ハイインピーダンスとなる不活性状態にすることによっ
て、カウンタ１０の出力するＱＡＩＩ（１０のＱＡ比出
力とＱＢ１２（１０のＱＢ出力）の値がＤＡ２（５１）
とＤＡ３　（５２）の値となる。

次にミスヒツトが起こった時の動作を、第１１図により
説明する。

まず、キャッシュがミスヒツトを起こしてからリプレー
スを行うまでの動作概要を説明する。

ＣＰ　Ｕ　］、　００がバスサイクルを開始すると、Ｂ
ＣＹ７２　（ＣＰＵがバスサイクル中にロウになる信号
）がロウになり、キャッシュ範囲のアクセスの場合には
６３°７３（キャッシュ範囲をアクセス中にロウになる
信号）がロウになり、キャッシュ装置はこれらがロウに
なることによってキャッシュアクセスであると判断し、
Ｒ／Ｗ７４（リードサイクル（ハイ）とライトサイクル
（ロウ）を区別する信号）によってリードアクセスから
ライトアクセスかを知る。このＲ／Ｗ７４がハイでアド
レスＡ２〜Ａ３１　（７１：ＣＰＵの出力するアドレス
）がミスヒツトとなった時にはキャッシュ装置１３０は
リプレースサイクルを開始する。

まず、キャッシュ装置１３０がＲＲＥＱ７７（リプレー
ス要求信号）をアクティブにし、主記憶コントローラ１
１０からの応答信号であるＲＡＣＫ７８　（ＲＲＥＱ信
号に対する応答信号）がロウになるのを待つ。ＲＡＣＫ
　７８がロウになるとキャッシュ装置１３０はＲＢＣＹ
７９　（リプレースサイクル中ロウになる信号）をロウ
にしてリプレースサイクルを開始する。すなわち、ミス
ヒツトが起りリプレースの準備ができると、キャッシュ
装置１３０がＲＢＣＹ７９をロウにし、このロウによっ
てリプレースアドレス生成回路１６０の動作が開始され
る。

まず、制御回路３０が０Ｅ３４をハイからロウに切り換
えて、カウンタ１０の出力するＱＡｌｌとＱＢ１２の値
がＤＡ２（５１）とＤＡ３　（５２）の値となると共に
、制御回路３０が１１３３（カウンタ１０のカウンタ値
を初期化するための信号）をロウにしてカウンタ１０の
値を初期化する、カウンタ１０はＥＮＢ３１がハイの時
にＣＬＫ４　（ＣＰＵＩ　００とキャッシュ装置１６０
に入力されるクロック）のロウからハイへ切替る立上り
に同期してカウントがインクリメントされる。すなわち
ＤＡ２＜５１）とＤＡ３　（５２）の値が０．０．０，
１．１，１という値で４回のリプレースサイクルが行わ
れる。リプレースサイクルのキャッシュメモリへのライ
トストローブはσＷ７６（キャッシュメモリに対するラ
イトストローブ信号）によって行われ、ＣＷ７６の立上
りでキャッシュメモリに書き込む。リプレースサイクル
終了後にσ下３４をハイにすることによって、ＤＡ２（
５１）とＤＡ３　（５２）の値をＣＰＵ１００がミスヒ
ツトを起こしたアドレス値（Ａ２（１）とＡ３　（２）
の値）にして、ＣＲ７５（キャッシュメモリに対するリ
ードストローブ信号）をロウにしてキャッシュ・メモリ
１５０からＣＰＵ１００がミスヒツトを起こしたアドレ
スのデータを呼び出すサイクル（以下、キャッシュ・再
リード・サイクルという）を実行し、ＲＥＡＤＹ３６　
（ＣＰＵに対するＲＥＡＤＹ信号）をアクティブにしミ
スヒツトが起こったＣＰＵ１００のサイクルを終了させ
る。

〔発明が解決しようとする課題〕

上述したように従来のリプレースアドレス生成回路１６
０は、リプレースするブロック内のアドレスをミスヒツ
トしたアドレスと関係なしに最下位アドレスから昇順に
または最上位アドレスから降順の順番で行っているため
に、リプレース終了後にＣＰＵ１００がミスヒツトを起
こしたアドレスを発生させて、ＣＰＵ１００がミスヒツ
トを起こしたアドレスのデータをアクセスするサイクル
（キャッシュ・再リード・サイクル）が必要になる。こ
のミスヒツト後のリプレースサイクル後にキャッシュ・
再リード・サイクルが必要となるため、その分ミズヒッ
ト時にＣＰＵを待たせておく時間が長くなり、装置全体
の性能が下がるという問題がある。

本発明の目的は、リプレースサイクルの最後に、ミスヒ
ツトしたアドレスのリプレースを実行するようにリプレ
ースアドレスを生成させて、Ｒｆ＆のリプレース時にＣ
ＰＵにもミスヒツトを起こしたアドレスのデータを読ま
せてミスヒツトを起こしたバスサイクルを終了させるこ
とにより、リプレレース終了後のキャッシュ・再リード
・サイクルをなくしたリプレース・アドレス生成回路を
提供することにある。

〔課題を解決するための手段〕

本発明の精成は、中央処理装置がアクセスしようとした
アドレスのデータがキャッシュ装置に登録されていなか
ったミスヒツト時に発生する主記憶装置とキャッシュ装
置との間のデータのリプレースを行うキャッシュ装置の
リプレース・アドレス生成回路において、リプレースサ
イクルの最後に、前記ミスヒツト時のアドレスのデータ
をリプレースするようにリプレースアドレスを生成する
アドレス生成回路を設けたことを特徴とする。

本発明において、アドレス生成回路が、キャッシュ装置
からのリプレースサイクル信号によってリプレースを開
始するロード信号および切換信号をそれぞれ出力する制
御回路と、この制御回路からのロード信号によってＣＰ
Ｕからのアドレス信号をロードしこの時点から計数を開
始するカウンタと、このカウンタからの出力および前記
アドレス信号を前記切換信号により切換えてキャッシュ
メモリへ出力するバッファ回路とを含むものであること
もあり、またカウンタへのアドレス信号が、ＣＰＵから
のアドレス信号を論理演算回路によって増減したアドレ
スを用いたものであることもある。

〔実施例〕

次に、本発明を図面を用いて詳しく説明する。

第１図は本発明の一実施例のリプレースアドレス生成回
路の回路ブロック図であり、システム構成は、第８図に
おけるリプレース生成回路１６０をリプレース生成回路
１６１に変更したものとなる。第２図は第１図のリプレ
ースアドレス生成回路でアドレスＡ２．Ａ３の値が０．
１の場合のリプレースサイクル時のタイミング図である
。ここでキャッシュ装置１３０はバス幅が３２ビツトで
リプレースサイクルのバス・サイクルの回数が４回とな
っているものとする。この場合は、リプレースサイクル
以外の動作は第１０図の従来例と同じであるが、ミスピ
ットが起こった時の動作の違いは、第２図と第１１図を
比較すれば判るように、ＲＢＣＹ３５がロウになると、
従来はカウンタ１０のカウンタ値を初期化してからリプ
レースサイクルを開始していたが、本実施例ではＬＯＡ
Ｄ３２　（カウンタ１０に出力するＬＯＡＤ信号）がア
クティブになりアドレスＡ２．Ａ３の値をカウンタ１０
の初期値としてロードして、１回インクリメントした値
からリプレースを開始するように動作し、ＤＡ２（５１
）とＤＡ３　（５２）の値が１．１．０．Ｏｌｌ、０と
いう値で４回のリプレースサイクルが行われる。４回目
のリプレース時にＤＡ２（５１）とＤＡ３　（５２）の
値がアドレスＡ２．Ａ３の値と一致しているなめ、従来
の回路ではキャッシュ・再リード・サイクル時にロウに
していたＲＥＡＤＹ３６を、本実施例では４回目のリプ
レースサイクル時にロウにすることによって、４回目の
リプレース終了と同時にＣＰＵ１００にもＣＰＵ１００
がミスヒツトを起こしたアドレスのデータを読ませて、
ミスヒツトが起こったＣＰＵ１００のバスサイクルを終
了させ、ｃｐｕｉｏｏがリプレースサイクル終了後すぐ
に次のバスサイクルを開始することを可能にしている。

第４図は本発明の第２の実施例のリプレースアドレス生
成回路１６２の回路図である。本実施例は、キャッシュ
装置１３０のバス幅が３２ビツトでリプレースサイクル
のバス・サイクルの回数が８回となっている時の回路図
であり、第１図に対して入出力端子３，５３およびカウ
ンタ１０．バッファ２０．４０の回路数が増えている。

この回路の動作は、第１の実施例の場合と同じでリプレ
ースサイクル回数が８回になっているために、８回目の
リプレースサイクル時にＣＰＵ１００がアクセスしよう
としたアドレスになり、８回目のリプレースサイクル時
にＲＥＡＤＹ３６がロウになる。ミスヒツト時シたアド
レスＡ２．Ａ３．Ａ４　（３：ＣＰＵの出力するアドレ
スバスのＡ４）の値が０．１．１の場合のリプレースサ
イクルのタイミングヂヤートを第５図に示す。

第６図は本発明の第３の実施例のリプレースアドレス生
成回路１６３の回路図であり、本実施例は、ミスヒラ１
〜した時のアドレスをリプレースアドレスのＡｆ＆にも
ってくるにはリプレースアドレスの値をいくつから開始
すればよいかを、アドレスＡ２．Ａ３とアドレスをイン
クリメントさせるかティクリメントさせるかを制御する
制御信号６３　（ＣＯＮＴＡ）の情報からＡＬＬＩ６０
が計算するようにしたものである。このＡ　Ｌ　Ｕ　６
０の計算結果であるＡＣＭ　（６１，６２）の値をカン
ウツタ１０がリプレースアドレスの開始値としてロード
する。この場合、キャッシュ装置１３０はバス幅が３２
ビツトでリプレースサイクルのバス・サイクルの回数が
４回となっているものとする。

第７図は第６図のリプレースアドレス生成回路１６３て
アｌ−レスＡ２．Ａ３の値が０．１の場合のリプレース
サイクル時のタイミングチャートである。ＡＬＵ６０に
よってアドレスのインクリメン１〜がされるために、第
１の実施例においてカウンタ値をロードしてから１回イ
ンクリメントした値が、本実施例においてはロードする
カウンタ値になるので、この場合の動作は第１の実施例
の動作から１回目のリプレースサイクル時のカウンタ値
をインクリメントする動作を除いたものと同じである。

この他の実施例として、第１．第２の実施例においてカ
ウンタ１０をダウンカウンタにして１回ディクリメント
した値がらり７レースを開始してアドレスを順番にダウ
ンカウントすることもできる。また、第３の実施例にお
いてカウンタ１ｏをダウンカウンタにして、ＡＬＵ６０
によってデイクリメン１〜したアドレスを生成するよう
にして１回ティクリメントした値がらりブレニスを開始
してアドレスを順番にダウンカウントしていっても同様
な効果が得られる。

〔発明の効果〕

以上説明したように本発明のキャッシュ装置のリプレー
スアドレス生成回路は、ミスヒツトしたアドレスのリプ
レースをリプレースサイクルの一番ｊ［に実行するよう
にアドレスを生成するなめに、リプレースサイクルの終
了と同時にＣＰｔＪのウェイトを解除してＣＰＵにもデ
ータを読ませることが可能となり、リプレースサイクル
終了後にＣＰＵがミスヒツトを起こしたアドレスをアク
セスするサイクル（キャッシュ・再リード・サイクル）
を必要としなくなるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のリプレースアドレス生
成回路のブロック図、第２図は第１図のリプレース時の
タイミングチャート、第３図は本実施例を用いたキャッ
シュ装置の動作を示すフローチャート、第４図は本発明
の第２の実施例のリプレースアドレス生成回路のブロッ
ク図、第５図は第１図のリプレース時のタイミングチャ
ート、第６図は本発明の第３の実施例のリプレースアド
レス生成回路のブロック図、第７図は第６図のリプレー
ス時のタイミングチャート、第８図は一般のキャッシュ
装置を使用したシステム構成例を示メモリ・リード・サ
イクル時における第８図のキャッシュ装置の動作フロー
チャート、第１０図は従来のリプレースアドレス生成回
路のブロック図、第１１図は第１０図のリプレース時の
タイミングチャートである。 １〜３・・・Ａ２−Ａ４　（ＣＰｔＪの出力するアドレ
スバス）、４・・・ＣＰＵとキャッシュ装置に入力され
るクロックＣＬＫ、１０・・・カウンタ、１１〜１３・
・・ＱＡ〜ＱＣ（カウンタ１０の出力）、２０．４０・
・・バッファＡ、Ｂ、２１〜２３．４１〜４３−１．　
Ｙ　１〜Ｂ　（バッファ２ｏ、４ｏの出力）、３０・・
・制御回路、３１・・・カウンタ１ｏに出力するＥＮＢ
信号、３２・・・カウンタ１ｏに出力するＬＯＡＤ信号
、３３・・・カウンタ１ｏに出力するｃ　ｒ＝　Ｒ（３
号、３４・・・バッファＡ２０とバッファＢ４０の５丁
を制御するσπ信号、３５・・・キャッシュ装置からの
ＲＢＣＹ信号、３６・・・ＣＰＵに対するＲ　Ｅ　Ａ　
Ｄ　Ｙ信号、５１〜５３・・・ＤＡ２〜４主記憶および
キャッシュメモリへのアドレス、６０・・・ＡＬＵ、６
１．６２・・・ＡＣＭ２．３　（ＡＬＵ６０からカウン
タ１０への出力信号）、６３・・・Ａ［、Ｕ３Ｏ用の制
御信号Ｃ０ＮＴＡ、７１・・・Ａ２〜Ａ３１　（ＣＰＵ
が出力したアドレス）、７２・・・ＢＣＹ　（ＣＰＵが
バスサイクル中にロウになる信号〉、７３・・・Ｃ８（
キャッシュ範囲をアクセス中にロウになる信号）、７４
・・・Ｒ／Ｗ（ＣＰＵのアクセスの種類の区別（リード
／ライト）を示す信号）、７５・・・ＣＲ（キャッシュ
メモリに対するリードストローブ信号）、７６・・・Ｃ
Ｗ（キャッシュメモリに対するライトストローブ信号）
、７７・・・ＲＲＥＱ　（主記憶装置へのリプレース要
求信号〉、７８・・・ＲＡＣＫ　（主記憶装置からキャ
ッシュ装置へのＲＲＥＱに対する応答信号）、７９・・
・ＤＯ〜Ｄ３１（データバス上のデータ）、１００・・
・ＣＰＵ、１０１・・・３２ビツトデータバス、１０２
・・・Ａ４以上のアドレスバス、１０３・・・Ａ２Ａ３
のアドレスバス、１０４・・・コマンドバス、１１０・
・・主記憶コントローラ、１１１・・・主記憶用アドレ
スバス、１１２・・・制御バスＣ（主記憶コントローラ
と主記憶間の制御バス）、１２０・・・主記憶部、１３
ｏ、・キャッシュ装置、１３１・・・ＤＡ２　　ＤＡ３
のアドレスバ、１３２・・・コマンドバスＡ（主記憶コ
ン１〜ローラ用のコマンドバス）１３３・・・コマンド
バスＢ（キャッシュ・メモリ用コマンドバス）、１４．
０・・・キャッシュ・メモリ・コントローラ、１５０・
・・キャッシュ・メモリ、１６０〜１６３・・・リプレ
ース・アドレス生成回路。

Claims (1)

1. 【特許請求の範囲】 １、中央処理装置がアクセスしようとしたアドレスのデ
   ータがキャッシュ装置に登録されていなかったミスヒッ
   ト時に発生する主記憶装置とキャッシュ装置との間のデ
   ータのリプレースを行うキャッシュ装置のリプレース・
   アドレス生成回路において、リプレースサイクルの最後
   に、前記ミスヒット時のアドレスのデータをリプレース
   するようにリプレースアドレスを生成するアドレス生成
   回路を設けたことを特徴とするキュッシュ装置のリプレ
   ース・アドレス生成回路。 ２、アドレス生成回路が、キャッシュ装置からのリプレ
   ースサイクル信号によってリプレースを開始するロード
   信号および切換信号をそれぞれ出力する制御回路と、こ
   の制御回路からのロード信号によつてＣＰＵからのアド
   レス信号をロードしこの時点から計数を開始するカウン
   タと、このカウンタからの出力および前記アドレス信号
   を前記切換信号により切換えてキャッシュメモリへ出力
   するバッファ回路とを含むものである請求項１記載のキ
   ャッシュ装置のリプレース・アドレス生成回路。 ３、カウンタへのアドレス信号が、ＣＰＵからのアドレ
   ス信号を論理演算回路によって増減したアドレスを用い
   たものである請求項２記載のキャッシュ装置のリプレー
   ス・アドレス生成回路。