JPH03214658A - 多重構造バッファセル - Google Patents
多重構造バッファセルInfo
- Publication number
- JPH03214658A JPH03214658A JP1013190A JP1013190A JPH03214658A JP H03214658 A JPH03214658 A JP H03214658A JP 1013190 A JP1013190 A JP 1013190A JP 1013190 A JP1013190 A JP 1013190A JP H03214658 A JPH03214658 A JP H03214658A
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- JP
- Japan
- Prior art keywords
- buffer cell
- buffer
- pads
- buffers
- disposed
- Prior art date
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- Pending
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明は、超ＬＳＩのレイアウトに用いる周辺バッフ
ァセルの構造に関する。
ァセルの構造に関する。
［従来の技術］
超ＬＳＩのレイアウトに用いる従来の周辺バッファセル
について図を参照しながら以下に説明する。
について図を参照しながら以下に説明する。
第４図に従来の周辺バッファセルが２個並んだ状聾を示
す。２個のバッファセル２０５および２０６は、同じ形
状および構造をしている。バツファセル２０５には、バ
ッファ２０３とパツド２０１が配置されている。バッフ
ァセル２０５およびバッファ２０３は矩形であり、パツ
ド２０１は正方形である。バッファ２０３は、バツファ
セル２０５内において、その短辺がバッファセル２０５
の短辺の一方に近接するように配置されている。
す。２個のバッファセル２０５および２０６は、同じ形
状および構造をしている。バツファセル２０５には、バ
ッファ２０３とパツド２０１が配置されている。バッフ
ァセル２０５およびバッファ２０３は矩形であり、パツ
ド２０１は正方形である。バッファ２０３は、バツファ
セル２０５内において、その短辺がバッファセル２０５
の短辺の一方に近接するように配置されている。
また、パッド２０１は、バッファセル２０５内にあって
、バッファセル２０５の他方の短辺に面し、バッファ２
０３とバツファセル２０５の短辺の間の中央に配置され
ている。同様に、バツファセル２０６にはバッファ２０
４とパッド２０２が配置されている。なお通常、パッド
はバッファに比べかなり小さい。
、バッファセル２０５の他方の短辺に面し、バッファ２
０３とバツファセル２０５の短辺の間の中央に配置され
ている。同様に、バツファセル２０６にはバッファ２０
４とパッド２０２が配置されている。なお通常、パッド
はバッファに比べかなり小さい。
このように構成されたバッファセル２０５および２０６
を同方向にして、その長辺をくっつけるようにして並べ
ると、第４図のようになる。このとき、隣り合うパッド
２０１とパッド２０２の中心の間隔は、バソファセル２
０５もしくはハツファセル２０６の短辺の長さに等しく
なる。また、超ＬＳＩのレイアウトにバッファセルを多
数配列するときにも、第４図に示すように、バッファセ
ル間をくっつけて、パッドおよびバッファが互いに隣り
合うよう配列していくことになる。
を同方向にして、その長辺をくっつけるようにして並べ
ると、第４図のようになる。このとき、隣り合うパッド
２０１とパッド２０２の中心の間隔は、バソファセル２
０５もしくはハツファセル２０６の短辺の長さに等しく
なる。また、超ＬＳＩのレイアウトにバッファセルを多
数配列するときにも、第４図に示すように、バッファセ
ル間をくっつけて、パッドおよびバッファが互いに隣り
合うよう配列していくことになる。
［発明が解決しようとする課８］
このようにして、超ＬＳＩにバッファセルが多数配置さ
れた状態を第５図に示す。
れた状態を第５図に示す。
超ＬＳＩ２１１の中央には、正方形の内部回路２１２が
配置されている。この内部回路２１２を取り囲むように
、多数のバッファセル２０５が超ＬＳＩに配置されてい
る。この配置において、バッファセル２０５は、内部回
路２１２の各辺の方向に従って各辺に対して１列ずつ配
列されている。
配置されている。この内部回路２１２を取り囲むように
、多数のバッファセル２０５が超ＬＳＩに配置されてい
る。この配置において、バッファセル２０５は、内部回
路２１２の各辺の方向に従って各辺に対して１列ずつ配
列されている。
この列で、バッファセル２０５は、第４図で示したよう
に、バッファセル２０５の長辺をくっつけるようにして
並べられている。
に、バッファセル２０５の長辺をくっつけるようにして
並べられている。
一方、上述したような１列ではなく複数列バッファセル
２０５を配置しようとすると、バッファセル同士のパッ
ドにボンディ，ングするワイヤー間でショーＩ・するお
それがある。そこで超ＬＳＩに、より多くのバッファセ
ル２０５を配列したいならば、第５図に示すように、内
部回路２１２より離れた位置に、バッファセル２０５を
内部回路２１２の各辺に対し１列ずつ配置することにな
る。
２０５を配置しようとすると、バッファセル同士のパッ
ドにボンディ，ングするワイヤー間でショーＩ・するお
それがある。そこで超ＬＳＩに、より多くのバッファセ
ル２０５を配列したいならば、第５図に示すように、内
部回路２１２より離れた位置に、バッファセル２０５を
内部回路２１２の各辺に対し１列ずつ配置することにな
る。
また、所定の数だけバッファセルが、第５図に示すよう
に１列ずつ環状に配置され、その内側に内部回路がある
場合、内部回路が小さいとバッファセルと内部回路の間
に大きな隙間ができる。
に１列ずつ環状に配置され、その内側に内部回路がある
場合、内部回路が小さいとバッファセルと内部回路の間
に大きな隙間ができる。
いずれにせよ、従来は内部回路とバッファセルが離れて
大きな隙間ができてしまい、超ＬＳＩのチップの利用率
が悪いという問題点があった。そこで、この発明は」二
連した問題点を解決するためになされたもので、超ＬＳ
Ｉのチップの利用率を向上することを目的とする。
大きな隙間ができてしまい、超ＬＳＩのチップの利用率
が悪いという問題点があった。そこで、この発明は」二
連した問題点を解決するためになされたもので、超ＬＳ
Ｉのチップの利用率を向上することを目的とする。
［課題を解決するための手段］
この発明は、複数のバッファと複数のバッファと同数の
パッドを備える矩形のバッファセルであって、バッファ
セルの長辺の方向に直列に配置される複数のバッファと
、バッファセルの短辺に沿って、短辺の方向に直列に配
置されるパッドとを備える多重構造バッファセルである
。
パッドを備える矩形のバッファセルであって、バッファ
セルの長辺の方向に直列に配置される複数のバッファと
、バッファセルの短辺に沿って、短辺の方向に直列に配
置されるパッドとを備える多重構造バッファセルである
。
なお、バッファセルの短辺に沿って配置される複数のパ
ッドについては、パッドの間隔ができるだけ狭くなるよ
うに配置すれば、この発明の目的をより効果的に達成す
ることができる。
ッドについては、パッドの間隔ができるだけ狭くなるよ
うに配置すれば、この発明の目的をより効果的に達成す
ることができる。
「作用コ
この発明の多重構造バッファセルでは、複数のバッファ
をバッファセルの長辺の方向に配置し、バッファセルと
同数のパッドをバッファセルの短辺に沿って短辺の方向
に配置する。すなわち、１つのバッファセルの中に、複
数のパッドをその間隔ができるだけ狭くなるように、バ
ッファセルの短辺に沿って配置し、しかも、パッドの配
置の方向に垂直にバッファを複数個配置する。したかっ
て、従来のように、バッファセルの一辺の幅にパッドと
バッファを１個ずつ配置していたのに対し、この発明で
は、バッファセルの一辺の幅に複数のパッドとバッファ
を配置する。
をバッファセルの長辺の方向に配置し、バッファセルと
同数のパッドをバッファセルの短辺に沿って短辺の方向
に配置する。すなわち、１つのバッファセルの中に、複
数のパッドをその間隔ができるだけ狭くなるように、バ
ッファセルの短辺に沿って配置し、しかも、パッドの配
置の方向に垂直にバッファを複数個配置する。したかっ
て、従来のように、バッファセルの一辺の幅にパッドと
バッファを１個ずつ配置していたのに対し、この発明で
は、バッファセルの一辺の幅に複数のパッドとバッファ
を配置する。
この発明の多重構造バッファセルを前述したよ５
うに、超ＬＳＩに内部回路を取り囲むよう配置するとき
、バッファセルの一辺の幅に複数のパッドトハッファを
配置することができるので、内部回路から従来と同じ距
離だけ離れたところにバッファセルを同じ数だけ配置す
れば、従来より数倍のバッファおよびパッドを配置する
ことになる。そこて、従来より、より近いところにバッ
ファセルを並べて配置し、従来と同数のバッファおよび
パッドを配置することができる。その結果、従来に比べ
内部回路とバッファセルの間の隙間がより小さくなる。
、バッファセルの一辺の幅に複数のパッドトハッファを
配置することができるので、内部回路から従来と同じ距
離だけ離れたところにバッファセルを同じ数だけ配置す
れば、従来より数倍のバッファおよびパッドを配置する
ことになる。そこて、従来より、より近いところにバッ
ファセルを並べて配置し、従来と同数のバッファおよび
パッドを配置することができる。その結果、従来に比べ
内部回路とバッファセルの間の隙間がより小さくなる。
このとき、狭められた隙間の面積が、パッドの配列の方
向と垂直の方向に従来より新たにバッファを配列するこ
とで増える面積よりも大きければ、従来に比べより狭い
領域にバッファセルを超ＬＳＩに配置したことになる。
向と垂直の方向に従来より新たにバッファを配列するこ
とで増える面積よりも大きければ、従来に比べより狭い
領域にバッファセルを超ＬＳＩに配置したことになる。
このようにして、超ＬＳＩのチップ利用率の向上を図る
ことができる。
ことができる。
［実施例］
この発明に従う多重構造バッファセルで、２個ノハッフ
ァおよび２個のパッドを有するものにつ６ いて、以下に図面を参照しながら説明する。
ァおよび２個のパッドを有するものにつ６ いて、以下に図面を参照しながら説明する。
第１図は、この発明に従う一実施例のバッファセルを示
す平面図である。バッファセル１０５は矩形で、その中
に矩形のバッファ１０３および１０４ならびに、正方形
のパッド］．ｏ１および１ｏ２が配置されている。矩形
のバッファ１．０４は、その短辺がバッファセル１０５
の短辺の一方に近接するように、バッファセル１０５内
に配置されている。さらに、もう１つのバッファ１０３
は、バッファセル１０５の長辺に沿って、バッファ１０
４に近接するよう配置されている。一方、バッファセル
１０５の他方の短辺とバッファセル１０３の間には、バ
ッド１０１および１０２がバッファセル１０５の短辺に
沿って適当な間隔で並べられて配置されている。
す平面図である。バッファセル１０５は矩形で、その中
に矩形のバッファ１０３および１０４ならびに、正方形
のパッド］．ｏ１および１ｏ２が配置されている。矩形
のバッファ１．０４は、その短辺がバッファセル１０５
の短辺の一方に近接するように、バッファセル１０５内
に配置されている。さらに、もう１つのバッファ１０３
は、バッファセル１０５の長辺に沿って、バッファ１０
４に近接するよう配置されている。一方、バッファセル
１０５の他方の短辺とバッファセル１０３の間には、バ
ッド１０１および１０２がバッファセル１０５の短辺に
沿って適当な間隔で並べられて配置されている。
このように構成されたバッファセル１０５と同じものを
、超ＬＳＩに並べて配置する場合について以下に述べる
。
、超ＬＳＩに並べて配置する場合について以下に述べる
。
第２図は、第１図で示したバッファセルを超ＬＳＩに配
置した状態を示す平面図である。超ＬＳＩ１１１の中央
には、正方形の内部回路］−１２が配置され、内部回路
１１２を取り囲むように、バッファセル１０５か３２個
配置されている。これらのバッファセルは、内部回路１
１２の各辺の方向に従って、各辺に対し８個ずつ、バッ
ファセルの長辺同士をくっつけるようにして並べられて
いる。
置した状態を示す平面図である。超ＬＳＩ１１１の中央
には、正方形の内部回路］−１２が配置され、内部回路
１１２を取り囲むように、バッファセル１０５か３２個
配置されている。これらのバッファセルは、内部回路１
１２の各辺の方向に従って、各辺に対し８個ずつ、バッ
ファセルの長辺同士をくっつけるようにして並べられて
いる。
これに対し、従来の技術に従い、この実施例と同じ形状
および大きさのバッファとパッドを１個ずつ有するバッ
ファセルを、第２図で示した超ＬＳＩと同じ機能を持た
せるように超ＬＳＩに配置すると、第３図のようになる
。バッファセル３０５の中には、パッドおよびバッファ
が］−個ずつしかないので、内部回路３１２の各辺に対
し、１６個ずつ、合計６４個のバッファセルを内部回路
３］−２を囲むように配置させなければならない。第２
図と第３図を比較して明らかなように、この発明に従う
実施例の超ＬＳＩＩＩＩは、従来の技術に従う超Ｌ Ｓ
Ｉ ３ １． １に比べ、内部回路とバッファセルと
の隙間が大幅に削減されている。そして、超ＬＳＩＩＩ
Ｉの面積は、超ＬＳＩ３１１の面積に比べ小さくなって
いる。したがって、この実施例では従来に比べ、チップ
の利用率が向上されている。
および大きさのバッファとパッドを１個ずつ有するバッ
ファセルを、第２図で示した超ＬＳＩと同じ機能を持た
せるように超ＬＳＩに配置すると、第３図のようになる
。バッファセル３０５の中には、パッドおよびバッファ
が］−個ずつしかないので、内部回路３１２の各辺に対
し、１６個ずつ、合計６４個のバッファセルを内部回路
３］−２を囲むように配置させなければならない。第２
図と第３図を比較して明らかなように、この発明に従う
実施例の超ＬＳＩＩＩＩは、従来の技術に従う超Ｌ Ｓ
Ｉ ３ １． １に比べ、内部回路とバッファセルと
の隙間が大幅に削減されている。そして、超ＬＳＩＩＩ
Ｉの面積は、超ＬＳＩ３１１の面積に比べ小さくなって
いる。したがって、この実施例では従来に比べ、チップ
の利用率が向上されている。
なお、この発明に従う実施例では、２個の矩形のバッフ
ァと２個の正方形のパッドを有するバッファセルについ
て説明したが、バッファおよびパッドの形状にかかわら
ず、複数個のバッファおよびバッファと同数のパッドを
配置したバッファセルを適宜形成させることができる。
ァと２個の正方形のパッドを有するバッファセルについ
て説明したが、バッファおよびパッドの形状にかかわら
ず、複数個のバッファおよびバッファと同数のパッドを
配置したバッファセルを適宜形成させることができる。
このとき、バッファセルに配置されるパッドの間隔をで
きるだり短くすれば、この発明の目的をより効果的に達
成することができる。
きるだり短くすれば、この発明の目的をより効果的に達
成することができる。
［発明の効果］
この発明の多重構造バッファセルは、これヲ超ＬＳＩに
配置するに際し、超ＬＳＩの内部回路とバッファセルと
の隙間を従来に比べ、より小さくすることができる。こ
のことによって、超ＬＳＩにおいて、より狭い領域にバ
ッファセルを配置することかでき、超ＬＳＩのチップ利
用率の向上を９ 図ることができる。また、チップ利用率か向上ずれば、
より小さいチップで超ＬＳＩを作製することができるの
で、超ＬＳＩのコス１・を低減することができる。
配置するに際し、超ＬＳＩの内部回路とバッファセルと
の隙間を従来に比べ、より小さくすることができる。こ
のことによって、超ＬＳＩにおいて、より狭い領域にバ
ッファセルを配置することかでき、超ＬＳＩのチップ利
用率の向上を９ 図ることができる。また、チップ利用率か向上ずれば、
より小さいチップで超ＬＳＩを作製することができるの
で、超ＬＳＩのコス１・を低減することができる。
第１図は、この発明に従う実施例のバッファセルを示す
平面図である。 第２図は、この発明に従う実施例のバッファセルを超Ｌ
ＳＩに配置した状態を示す平面図である。 第３図は、従来のバッファセルを用いて、第２図で示し
た超ＬＳＩと同じ機能を有する超ＬＳＩを形成させた状
態を示す平面図である。 第４図は、従来のバッファセルを示す平面図である。 第５図は、従来のバッファセルを多数超ＬＳＩの周辺に
配置させた状態を示す平面図である。 図において、］０１、］０２、２０１および２０２はパ
ッド、１０３、１０４、２０３および２０４はバッファ
、］０５、２０５、２０６および３０５はバッファセル
、１１１、２］１および３１０ ］］は超ＬＳＩ、 １ １２、 ２１２および３１２は 内部回路を示す。
平面図である。 第２図は、この発明に従う実施例のバッファセルを超Ｌ
ＳＩに配置した状態を示す平面図である。 第３図は、従来のバッファセルを用いて、第２図で示し
た超ＬＳＩと同じ機能を有する超ＬＳＩを形成させた状
態を示す平面図である。 第４図は、従来のバッファセルを示す平面図である。 第５図は、従来のバッファセルを多数超ＬＳＩの周辺に
配置させた状態を示す平面図である。 図において、］０１、］０２、２０１および２０２はパ
ッド、１０３、１０４、２０３および２０４はバッファ
、］０５、２０５、２０６および３０５はバッファセル
、１１１、２］１および３１０ ］］は超ＬＳＩ、 １ １２、 ２１２および３１２は 内部回路を示す。
Claims (1)
- 【特許請求の範囲】 複数のバッファと前記複数のバッファと同数のパッドを
備える矩形のバッファセルであって、前記バッファセル
の長辺の方向に直列に配置される前記複数のバッファと
、 前記バッファセルの短辺に沿って、前記短辺の方向に直
列に配置される前記パッドとを備える多重構造バッファ
セル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1013190A JPH03214658A (ja) | 1990-01-18 | 1990-01-18 | 多重構造バッファセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1013190A JPH03214658A (ja) | 1990-01-18 | 1990-01-18 | 多重構造バッファセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03214658A true JPH03214658A (ja) | 1991-09-19 |
Family
ID=11741734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1013190A Pending JPH03214658A (ja) | 1990-01-18 | 1990-01-18 | 多重構造バッファセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03214658A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6721933B2 (en) | 2000-11-10 | 2004-04-13 | Seiko Epson Corporation | Input/output cell placement method and semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02244755A (ja) * | 1989-03-17 | 1990-09-28 | Hitachi Ltd | Ｌｓｉ |
-
1990
- 1990-01-18 JP JP1013190A patent/JPH03214658A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02244755A (ja) * | 1989-03-17 | 1990-09-28 | Hitachi Ltd | Ｌｓｉ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6721933B2 (en) | 2000-11-10 | 2004-04-13 | Seiko Epson Corporation | Input/output cell placement method and semiconductor device |
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