JPS59145542A - 大規模集積回路 - Google Patents
大規模集積回路Info
- Publication number
- JPS59145542A JPS59145542A JP58020036A JP2003683A JPS59145542A JP S59145542 A JPS59145542 A JP S59145542A JP 58020036 A JP58020036 A JP 58020036A JP 2003683 A JP2003683 A JP 2003683A JP S59145542 A JPS59145542 A JP S59145542A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- circuit
- section
- electrode pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/998—Input and output buffer/driver structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分！Ｉ！］’ 。
１４本発明は大規模集積回路（以下、ＬＳ、Ｉと軸体す
る）、とりわけ、マスク・スライス方式ＬＳＩの入出力
端子部構造に関するものである。
る）、とりわけ、マスク・スライス方式ＬＳＩの入出力
端子部構造に関するものである。
従来例の構成とその問題点
ＬＳＩ装置では、半導体チップ上に、トランジスタ等か
らなるユニット・セルを１行ｍ列のアレイ状に配置した
り、あるいはＰＬＡ（プロクラマプルロジノクアレイ）
構成の回路を配置したうえで、パッケージの型式、種類
、とくに、そのリードビンの数やコム形状等に対応させ
て、半導体チップ上の入出力端子部構造が決められてい
た。しだがりて、従来のＬＳＩにおけるチップ上の端子
部は、パッケージのリートビン及び配置に対応させて、
入力用、出力用あるいは入出力共用のいずれかに選択さ
れて設けられ、構造的にも、第１図の要部平面図で示さ
れるように、たとえは、入出力共用回路部１、入出力電
極パッド部２および接続用配線部３で構成されていた。
らなるユニット・セルを１行ｍ列のアレイ状に配置した
り、あるいはＰＬＡ（プロクラマプルロジノクアレイ）
構成の回路を配置したうえで、パッケージの型式、種類
、とくに、そのリードビンの数やコム形状等に対応させ
て、半導体チップ上の入出力端子部構造が決められてい
た。しだがりて、従来のＬＳＩにおけるチップ上の端子
部は、パッケージのリートビン及び配置に対応させて、
入力用、出力用あるいは入出力共用のいずれかに選択さ
れて設けられ、構造的にも、第１図の要部平面図で示さ
れるように、たとえは、入出力共用回路部１、入出力電
極パッド部２および接続用配線部３で構成されていた。
シカし、マスク・スライス方式ＬＳＩでは、同じ半導体
チップをリードビン数の異なるパッケージに組み込むこ
とも必要になり、寸だ、リードビン数が同じであっても
入出力リードビン配置が異なるパッケージに組み込むこ
とも可能なような配置構造が求められる。したがって、
この場合、従来のように、入出力回路部、入出力電極パ
ッド部および接続用配線部が一体的な構成の入出力端子
部構造では不都合を来す。
チップをリードビン数の異なるパッケージに組み込むこ
とも必要になり、寸だ、リードビン数が同じであっても
入出力リードビン配置が異なるパッケージに組み込むこ
とも可能なような配置構造が求められる。したがって、
この場合、従来のように、入出力回路部、入出力電極パ
ッド部および接続用配線部が一体的な構成の入出力端子
部構造では不都合を来す。
発明の目的
本発明は、マスク・スライス方式ＬＳＩに適しプ（入出
力端子部構成を提供するものである。
力端子部構成を提供するものである。
発明の構成
本発明は、互いに電気的に隔離されたトフンシヌタ等か
う成るユニット・セルラｎ 行ｍ 列のアレイ状に配置
した構成の回路および／もしくはＰＬＡ構成の回路を独
立あるいは一体に形成するとともに、入出力端子部を構
成する入出力回路部、入出力電極パット部および接続用
配線部の各部がそれぞわに分離され、前記入出力回路部
と前記入出力電極バンド部との接続を選択可能に構成さ
れた大規模集積回路であり、これにより、パッケージの
ビン数や配置に適合させた入出力端子部を構成すること
が可能である。
う成るユニット・セルラｎ 行ｍ 列のアレイ状に配置
した構成の回路および／もしくはＰＬＡ構成の回路を独
立あるいは一体に形成するとともに、入出力端子部を構
成する入出力回路部、入出力電極パット部および接続用
配線部の各部がそれぞわに分離され、前記入出力回路部
と前記入出力電極バンド部との接続を選択可能に構成さ
れた大規模集積回路であり、これにより、パッケージの
ビン数や配置に適合させた入出力端子部を構成すること
が可能である。
実施例の説明
第２図は本発明実施例の平面図で、構成上の主要部のみ
を示したものである。すなわち、本実施例は、半導体チ
ップの周辺域に設けられる入出力端子部を、入出力回路
部１、入出力電極パット部２および接続用配線部３のそ
れぞれに分離形成したものである。しかして、各部は独
立のセルで構成し、必要に応じて、各部を選択的に組合
わせて配線接続を行なう。さらに詳しくビえは、ＬＳＩ
チップの最外部に入出力電極パッド部２を多数並へて配
置し、次に、その内側に、接続用配線の領域３を設け、
ここを接続用配線部とする。そして、入出力回路部１は
上記接続用配線部３の内側に多数並べて配置する。この
場合、入出力回路部１ば、入力用回路、出力用回路ある
いは入出力兼用回路のいずれかの回路構成となして、Ｌ
ＳＩの所望の内部回路に対応できるように設泪される。
を示したものである。すなわち、本実施例は、半導体チ
ップの周辺域に設けられる入出力端子部を、入出力回路
部１、入出力電極パット部２および接続用配線部３のそ
れぞれに分離形成したものである。しかして、各部は独
立のセルで構成し、必要に応じて、各部を選択的に組合
わせて配線接続を行なう。さらに詳しくビえは、ＬＳＩ
チップの最外部に入出力電極パッド部２を多数並へて配
置し、次に、その内側に、接続用配線の領域３を設け、
ここを接続用配線部とする。そして、入出力回路部１は
上記接続用配線部３の内側に多数並べて配置する。この
場合、入出力回路部１ば、入力用回路、出力用回路ある
いは入出力兼用回路のいずれかの回路構成となして、Ｌ
ＳＩの所望の内部回路に対応できるように設泪される。
第３図は、前述の第２図の円囲部拡大図であり、入出力
回路部１と入出力電極パッド部２とが自在な接続用配線
群部３によって接続されていることを示している。なお
、入出力回路部１、入出力電極パッド部２および接続用
配線部３のそれぞれをセル構成になすことによって、設
計、組合せの便宜がはかれる。
回路部１と入出力電極パッド部２とが自在な接続用配線
群部３によって接続されていることを示している。なお
、入出力回路部１、入出力電極パッド部２および接続用
配線部３のそれぞれをセル構成になすことによって、設
計、組合せの便宜がはかれる。
捷／ζ、入出力回路部１のセルは、使用する入出力用パ
ッドに合わせて、その近くのものを選択することもでき
るし、あるいは前記ｎ行目列のアレイ状にセルを配置し
た構成の回路およびＰＬＡ構成の回路で作られた内部回
路に近いところのものを選択することも可能である。さ
らに、入出力電極パッド部２は、チップレイアウト上か
らみて、可能な限り密に配置しておくことにより、応用
が広げられる。
ッドに合わせて、その近くのものを選択することもでき
るし、あるいは前記ｎ行目列のアレイ状にセルを配置し
た構成の回路およびＰＬＡ構成の回路で作られた内部回
路に近いところのものを選択することも可能である。さ
らに、入出力電極パッド部２は、チップレイアウト上か
らみて、可能な限り密に配置しておくことにより、応用
が広げられる。
発明の効果
本発明によれば、単位形状の入出力回路部、入出力電極
パッド部ならびに接続用配線部をＩ、ＳＩチップ周辺に
規則的に多数並べて配置したので、パッケージのビン数
、配列に応じて、その接続配線を自在に選択することが
でき、マスク・スライス方式ＬＳＩの設計、ならびに組
立ての自由度が格段に向」ニする。すなわち、本発明に
よれば、／＜ノケージのビン数や形状に応じて、入出力
端子部のセルの配置を変えたり、あるいは、入出力／く
ラドの配置を移動させるなどの設計変更が不必要になり
、種々のパッケージに対して、それぞれ、最適の入出力
端子部を形成することが可能になり、実用性大である。
パッド部ならびに接続用配線部をＩ、ＳＩチップ周辺に
規則的に多数並べて配置したので、パッケージのビン数
、配列に応じて、その接続配線を自在に選択することが
でき、マスク・スライス方式ＬＳＩの設計、ならびに組
立ての自由度が格段に向」ニする。すなわち、本発明に
よれば、／＜ノケージのビン数や形状に応じて、入出力
端子部のセルの配置を変えたり、あるいは、入出力／く
ラドの配置を移動させるなどの設計変更が不必要になり
、種々のパッケージに対して、それぞれ、最適の入出力
端子部を形成することが可能になり、実用性大である。
第１図は従来例のＬＳＩの入出力端子部平面図、第２図
は本発明実施例のＬＳＩ入出力端子部平面図、第３図は
その要部拡大平面図であるＱｌ・・・・入出力回路部、
２・・・・入出力電極パッド部、３・・・・・接続用配
線部。
は本発明実施例のＬＳＩ入出力端子部平面図、第３図は
その要部拡大平面図であるＱｌ・・・・入出力回路部、
２・・・・入出力電極パッド部、３・・・・・接続用配
線部。
Claims (1)
- 互いに電気的に隔離されたトランジスタ等から成ルユニ
ソト・セルを１行ｍ列のアレイ状に配置した構成の回路
および／もしくはＰＬＡ構成の回路を独立あるいは一体
に形成するとともに、入出力端子部を構成する入出力回
路部、入出力電極パッド部および接続用配線部の各部が
それぞれに分離され、前記入出力回路部と前記入出力電
極パッド部との接続を選択可能に構成された大規模集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020036A JPS59145542A (ja) | 1983-02-09 | 1983-02-09 | 大規模集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58020036A JPS59145542A (ja) | 1983-02-09 | 1983-02-09 | 大規模集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59145542A true JPS59145542A (ja) | 1984-08-21 |
Family
ID=12015834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58020036A Pending JPS59145542A (ja) | 1983-02-09 | 1983-02-09 | 大規模集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59145542A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6112042A (ja) * | 1984-06-27 | 1986-01-20 | Toshiba Corp | マスタ−スライス型半導体装置 |
| JPS6127655A (ja) * | 1984-07-18 | 1986-02-07 | Kazuyoshi Sone | 集積回路の製造方法 |
| US5889334A (en) * | 1996-06-26 | 1999-03-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit and fabrication method therefor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5378185A (en) * | 1976-12-22 | 1978-07-11 | Fujitsu Ltd | Integrated circuit logical element |
-
1983
- 1983-02-09 JP JP58020036A patent/JPS59145542A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5378185A (en) * | 1976-12-22 | 1978-07-11 | Fujitsu Ltd | Integrated circuit logical element |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6112042A (ja) * | 1984-06-27 | 1986-01-20 | Toshiba Corp | マスタ−スライス型半導体装置 |
| JPS6127655A (ja) * | 1984-07-18 | 1986-02-07 | Kazuyoshi Sone | 集積回路の製造方法 |
| US5889334A (en) * | 1996-06-26 | 1999-03-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit and fabrication method therefor |
| US6127207A (en) * | 1996-06-26 | 2000-10-03 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit and fabrication method therefor |
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