JPS6076135A - 半導体ウエ−ハ - Google Patents

半導体ウエ−ハ

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Publication number
JPS6076135A
JPS6076135A JP58184755A JP18475583A JPS6076135A JP S6076135 A JPS6076135 A JP S6076135A JP 58184755 A JP58184755 A JP 58184755A JP 18475583 A JP18475583 A JP 18475583A JP S6076135 A JPS6076135 A JP S6076135A
Authority
JP
Japan
Prior art keywords
semiconductor wafer
integrated circuit
effective area
circuit chips
chips
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58184755A
Other languages
English (en)
Inventor
Hiroetsu Yamazaki
山崎 裕悦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
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Publication of JPS6076135A publication Critical patent/JPS6076135A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices

Landscapes

  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (1)発明の属する技術分野の説明 本発明は複数の集積回路チップを有する半導体ウェーハ
に関し、特に高速度s +%集積度、大チップサイズの
LSIチップを有する半導体ウェーハに関する。
(2)従来技術の説明 従来、この種の半導体ウェーハは第1図に示す様に、半
導体ウェーハ、1の特性検査のための半導体ウェーハ特
性検査用集積回路チップ、4を半導体ウェーハ有効エリ
ア2の中に配置している。
従って実際に必要とする論理回路を有する集積回路チッ
プ、3の個数が半導体ウェーハ特性検査用集積回路チッ
プの個数だけ少なくなシ、このため歩留シが低下すると
いう欠点があった。
(3)発明の詳細な説明 本発明は半導体ウェーハ特性検査用集積回路チップを半
導体ウェーハの有効エリアの外部に配置することによっ
て、必要とする所定の論理回路を有する集積回路チップ
の個数を減らすことなく、半導体ウェーハの特性を検査
出来る様にした、半導体ウェーハを提供することにある
。
(4)発明の構成 この発明は複数の集積回路チップを有する半導体ウェー
ハにおいて、前記複数の集積回路チップよシなる半導体
ウェーハ有効エリアの外部に半導体ウェーハの特性検査
用集積回路チップを有することを特徴とする半導体ウェ
ーッ・である。
(5)実施例の説明 次に本発明の実施例について図面を参照して説明する。
第2図を参照すると、半導体ウェー、ノ飄11において
半導体ウェーハ有効エリア、12の中で所定の論理回路
を有する完全な形の集積回路チップ、13が全面に配置
されている。さらに半導体ウェーハ有効エリアの外部に
は半導体ウェーッ・特性検査用集積回路チップ14a、
14b、14c。
14dが配置されている。また、この半導体ウェーハ特
性検査用集積回路チップは第3図に示す構成となってお
シ、左右の端子関係は前記集積回路チップ、13の端子
位置と同様でメジ、右側又は左側の端子だけの使用で半
導体ウェーッーの特性を検査可能である。従って、半導
体ウェーッ・特性検査用集積回路チップは第2図の14
a、14b、14c*14ciの全ての位置において検
査可能である。
この様に半纏体ウェーハ有効エリア、12の外部に半導
体ウェーハ特性検査用集積回路チップ14axdを配置
したこ゛とにより、所定の論理回路を有する複数の集積
回路チップ、13を半導体ウェーハの有効エリア内の全
ての位置に配置可能となる。
(6)発明の詳細な説明 本発明は以上説明したように半導体ウェーハの有効エリ
アの外部に半導体ウェーハ特性検査用集積回路チップを
配置することにより、所定の論理回路を有する有効な集
積回路チップの個数を減少させることがなく、そのため
歩留シを向上させる効果がある。
【図面の簡単な説明】
第1図は従来技術による構成図を示す平面図である。第
2図は本発明の実施例による構成図を示す平面図であり
、第3図は第2図に示した半導体ウェーハ特性検査用集
積回路チップの構成を示す図である。 尚、図において、1.11・・・・・・半導体ウェーハ
、2.12・・・・・・半導体ウェーハ有効エリア、3
.13・・・・・・集積回路チップ、4.14a、14
b、14c。 14d・・・・・・半導体ウェーハ特性検査用集積回路
チップ%21・・・・・・半導体ウェーハ特性検査用集
積回路チップ内部構成図、22a・旧・・左側端子、2
2b・・・・・・右側唱子、23a・・・・・・半導体
ウェーハ特性検査用左側回路、23b・・団・半導体ウ
ェーハ特性検査用右側回路である。 81区 ′382図 箭3図

Claims (1)

    【特許請求の範囲】
  1. 複数の同一集積回路チップを有する半導体ウェーハにお
    いて、前記複数の集積回路チップを含む有効エリアの外
    部に半導体ウェーハ特性検査用集積回路チップを有する
    ことを特徴とする半導体ウェーハ0
JP58184755A 1983-10-03 1983-10-03 半導体ウエ−ハ Pending JPS6076135A (ja)

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JP58184755A JPS6076135A (ja) 1983-10-03 1983-10-03 半導体ウエ−ハ

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JPS6076135A true JPS6076135A (ja) 1985-04-30

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02106945A (ja) * 1988-10-17 1990-04-19 Nec Corp 半導体集積回路の製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02106945A (ja) * 1988-10-17 1990-04-19 Nec Corp 半導体集積回路の製造方法

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