JPH02244755A - Ｌｓｉ - Google Patents
ＬｓｉInfo
- Publication number
- JPH02244755A JPH02244755A JP1063662A JP6366289A JPH02244755A JP H02244755 A JPH02244755 A JP H02244755A JP 1063662 A JP1063662 A JP 1063662A JP 6366289 A JP6366289 A JP 6366289A JP H02244755 A JPH02244755 A JP H02244755A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- buffers
- wiring
- output buffers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＬＳＩ、特に論理規模に比して入出力信号の数
が多いＬＳＩに関し、それを論理規模に見合うチップサ
イズに小型化し、高集積化し得るよう企図したものであ
る。
が多いＬＳＩに関し、それを論理規模に見合うチップサ
イズに小型化し、高集積化し得るよう企図したものであ
る。
従来のＬＳＩの外部回路には、入出力バッファ及び入出
力パッドの組をチップ周辺部に１列並びに配置していた
。
力パッドの組をチップ周辺部に１列並びに配置していた
。
このため論理規模に比して入出力信号の数が多い論理回
路をＬＳＩとして実装する際は、周囲の入出力端子の数
に見合った、必要以上に広い内部領域が与えられ、そこ
には空き領域が多く存在することになり、実装密度の低
下、及びチップサイズの肥大化が避けられなかった。
路をＬＳＩとして実装する際は、周囲の入出力端子の数
に見合った、必要以上に広い内部領域が与えられ、そこ
には空き領域が多く存在することになり、実装密度の低
下、及びチップサイズの肥大化が避けられなかった。
なお、従来のＬＳＩ多端子化の公知例は１例えば、特開
昭６２−１１４２５９号公報に見られる。
昭６２−１１４２５９号公報に見られる。
これはチップ辺コーナ一部分を入出力回路のために有効
利用するという主旨のもので、入出力バンファセルを回
路機能単位にいくつかに分割し、チップ辺のコーナ一部
分に配置した入出力バッファの機能の一部をチップ辺中
央部に置き換えてはいるが、入出力バッファとしての機
能が入出力方向に多重構造を有している訊けではない。
利用するという主旨のもので、入出力バンファセルを回
路機能単位にいくつかに分割し、チップ辺のコーナ一部
分に配置した入出力バッファの機能の一部をチップ辺中
央部に置き換えてはいるが、入出力バッファとしての機
能が入出力方向に多重構造を有している訊けではない。
上記の如き論理規模に比して入出力端子の数が多い論理
回路をＬＳＩとして実装する際には、内部領域に空き領
域が多くなり、実装密度が低くなリ、チップサイズが入
出力端子の数に見合った大きさに肥大化してしまうとい
う問題点があった。
回路をＬＳＩとして実装する際には、内部領域に空き領
域が多くなり、実装密度が低くなリ、チップサイズが入
出力端子の数に見合った大きさに肥大化してしまうとい
う問題点があった。
本発明は上記の問題点を解決し、論理規模に比して入出
力端子数の多いＬＳＩをその論理規模に見合ったチップ
サイズに小型化２高集積化することを目的とする。
力端子数の多いＬＳＩをその論理規模に見合ったチップ
サイズに小型化２高集積化することを目的とする。
上記目的を達成する本発明は、あらかじめ外部領域に入
出力バッファを入出力方向に２重構造にし得るように、
下地を２列分配置しておき、また、内部回路と入出力バ
ッファの配線領域及び入出力バッファと入出力パッドの
配線領域も確保しておく。
出力バッファを入出力方向に２重構造にし得るように、
下地を２列分配置しておき、また、内部回路と入出力バ
ッファの配線領域及び入出力バッファと入出力パッドの
配線領域も確保しておく。
一方、内部回路の外部回路への接続端子も外部回路の人
出カバソファに接続するに適する間隔に設置する。
出カバソファに接続するに適する間隔に設置する。
そして回路論理が決まり次第、内部回路にメタル配線を
施し、外部回路との接続端子を形成し。
施し、外部回路との接続端子を形成し。
外部回路には入出力バッファを形成し、それぞれ内部回
路端子と入出力バッファ間及び入出力バッファと入出力
パッド間をメタル配線により接続する。
路端子と入出力バッファ間及び入出力バッファと入出力
パッド間をメタル配線により接続する。
外部領域に入出力バッファの下地を２列分配置し、その
Ｌ下または左右の入出力方向に内部回路と入出力バッフ
ァ及び入出力バッファと入出力パッドの配線領域を空け
ておくことにより、ＬＳＩの入出力バッファの入出力方
向の２重構造及びその内部回路及びポンディングパッド
との配線を可能にする。
Ｌ下または左右の入出力方向に内部回路と入出力バッフ
ァ及び入出力バッファと入出力パッドの配線領域を空け
ておくことにより、ＬＳＩの入出力バッファの入出力方
向の２重構造及びその内部回路及びポンディングパッド
との配線を可能にする。
また、内部回路の外部回路への接続端子を外部回路の人
出カバソファの間隔に合わせることで、両回路間での配
線を効率良くできるようにする。
出カバソファの間隔に合わせることで、両回路間での配
線を効率良くできるようにする。
さらに、内部回路にメタル配線を施し、外部回路の入出
力バッファを形成し、内部回路の端子と入出力バッファ
および人出カバソファと入出力パッドをメタル配線によ
り接続することで完了する。
力バッファを形成し、内部回路の端子と入出力バッファ
および人出カバソファと入出力パッドをメタル配線によ
り接続することで完了する。
以下１本発明の実施例を第１図及び第２図により説明す
る。
る。
第１図は入出力バッファを入出力方向に２列とし、入出
力パッドは外側に１列に配置したものである。ここで内
側の入出力バッファと人出カパッドはメタル配線により
接続する。この配線は内部回路の入出力端子から外側の
人出カバソファへの配線と同様に、若干の仕様の変更を
した、従来どうりのプロセス技術で可能である。
力パッドは外側に１列に配置したものである。ここで内
側の入出力バッファと人出カパッドはメタル配線により
接続する。この配線は内部回路の入出力端子から外側の
人出カバソファへの配線と同様に、若干の仕様の変更を
した、従来どうりのプロセス技術で可能である。
ここで、仕様の変更とは外部回路における、入出力バッ
フ７の下地を入出力方向に２列に並べ。
フ７の下地を入出力方向に２列に並べ。
同時に内部回路の人出カ端子と人出カバソファ間および
入出力バッファと入出力パッド間の配線′を実現すべく
おこなう。
入出力バッファと入出力パッド間の配線′を実現すべく
おこなう。
第２図は入出力バッファを入出力方向に２列にし、同様
に入出力パッドをも２列にした構造である。すなわち入
出力バッファとポンディングパッドの組の２列に並べた
ものである。この場合もプロセス技術は上の例と同様な
もので可能であり、内側の入出力パッドから基板への接
続に用いられるボンディングワイヤは外側の１列の上空
を通す。
に入出力パッドをも２列にした構造である。すなわち入
出力バッファとポンディングパッドの組の２列に並べた
ものである。この場合もプロセス技術は上の例と同様な
もので可能であり、内側の入出力パッドから基板への接
続に用いられるボンディングワイヤは外側の１列の上空
を通す。
まｆｌｙ、、 ？’ｄ、Ｎ−石−トの２列をさらに応用
し１人出カバソファを入出力方向に３＠以にの多重構造
とすることも可能である。
し１人出カバソファを入出力方向に３＠以にの多重構造
とすることも可能である。
以ｌ−′、のように本発明を応用すれば、論理規模に比
して入出力端！−の多いＬＳｉ、例えばデータ転送用論
理ＬＳＩ等では高集積化をもたらし、チップサイズを大
幅に小型化することが可能である。
して入出力端！−の多いＬＳｉ、例えばデータ転送用論
理ＬＳＩ等では高集積化をもたらし、チップサイズを大
幅に小型化することが可能である。
また内部回路では空き領域を減らし、配線を圧縮できる
ため、各ネットの配線長に伴う信号の遅延が緩和される
ため、高速化も同時に実現できる。
ため、各ネットの配線長に伴う信号の遅延が緩和される
ため、高速化も同時に実現できる。
第１図は本発明の一実施例の構成図、
第２図は他の実施例の構成図である。
１・・・入出力バッファ、
２・・・入出力パッド、
３・・・メタル配線、
４・・内部領域、
５・・外部領域。
第
ｆ
図
ｆ−一一一入出力バ′１．，７７
２−一一一人巳カパーｙＦ
３−−−−メタル胃籐漿
４−一一一内舒傾Ａ゛
５−−一タト１印し今づ（域
Claims (1)
- １、入出力バッファを入出力方向に２重構造とし、互い
に内部回路及び入出力パッドと接続可能な配置を施し、
それぞれとメタル配線で接続することにより、論理規模
に比して入出力信号の数が多いＬＳＩをその論理規模に
見合うチップサイズに小型化、高集積化することを可能
にする、外部回路構造を特徴とするＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063662A JPH02244755A (ja) | 1989-03-17 | 1989-03-17 | Ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1063662A JPH02244755A (ja) | 1989-03-17 | 1989-03-17 | Ｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02244755A true JPH02244755A (ja) | 1990-09-28 |
Family
ID=13235780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1063662A Pending JPH02244755A (ja) | 1989-03-17 | 1989-03-17 | Ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02244755A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03214658A (ja) * | 1990-01-18 | 1991-09-19 | Sharp Corp | 多重構造バッファセル |
| JPH04171756A (ja) * | 1990-11-02 | 1992-06-18 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5946477A (en) * | 1995-08-30 | 1999-08-31 | Nec Corporation | Positioning/wiring method for flip-chip semiconductor device |
| US6130484A (en) * | 1997-07-17 | 2000-10-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US6727596B2 (en) | 2001-03-19 | 2004-04-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| JP2010283386A (ja) * | 2010-09-08 | 2010-12-16 | Renesas Electronics Corp | 半導体集積回路及びｉ／ｏブロック配置方法 |
| JP2011003923A (ja) * | 2010-09-08 | 2011-01-06 | Renesas Electronics Corp | 半導体集積回路及びｉ／ｏブロック配置方法 |
| US8680691B2 (en) | 2000-06-08 | 2014-03-25 | Renesas Electronics Corporation | Semiconductor device having semiconductor member and mounting member |
-
1989
- 1989-03-17 JP JP1063662A patent/JPH02244755A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03214658A (ja) * | 1990-01-18 | 1991-09-19 | Sharp Corp | 多重構造バッファセル |
| JPH04171756A (ja) * | 1990-11-02 | 1992-06-18 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| US5946477A (en) * | 1995-08-30 | 1999-08-31 | Nec Corporation | Positioning/wiring method for flip-chip semiconductor device |
| US6130484A (en) * | 1997-07-17 | 2000-10-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| US8680691B2 (en) | 2000-06-08 | 2014-03-25 | Renesas Electronics Corporation | Semiconductor device having semiconductor member and mounting member |
| US6727596B2 (en) | 2001-03-19 | 2004-04-27 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| JP2010283386A (ja) * | 2010-09-08 | 2010-12-16 | Renesas Electronics Corp | 半導体集積回路及びｉ／ｏブロック配置方法 |
| JP2011003923A (ja) * | 2010-09-08 | 2011-01-06 | Renesas Electronics Corp | 半導体集積回路及びｉ／ｏブロック配置方法 |
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