JPH03214771A - バイポーラｃｍｏｓ半導体装置 - Google Patents

バイポーラｃｍｏｓ半導体装置

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JPH03214771A
JPH03214771A JP2009666A JP966690A JPH03214771A JP H03214771 A JPH03214771 A JP H03214771A JP 2009666 A JP2009666 A JP 2009666A JP 966690 A JP966690 A JP 966690A JP H03214771 A JPH03214771 A JP H03214771A
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JP
Japan
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bipolar
npn
semiconductor device
collector
inner cell
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Koichi Kumagai
浩一 熊谷
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/903—Masterslice integrated circuits comprising field effect technology
    • H10D84/907—CMOS gate arrays

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバイポーラＣＭＯＳ半導体装置に関し、特にバ
イポーラＣＭＯＳゲートアレイの下地レイアウトおよび
下地構造に関する。
〔従来の技術〕
従来、この種のバイポーラＣＭＯＳゲートアレイ半導体
装置では、ランダムロジックに対しては、ＮＰＮバイポ
ーラトランジスタのトーテムポール型回路構成が可能と
なるように、内部セル領域のバイポーラ素子は、第４図
に示す縦断面図のように、それぞれ電気的に分離された
構造となっていた。
しかし、製造プロセスの微細化によるＭＯＳトランジス
タの高速化に伴ない、０．８μｍ〜１．０μｍルールの
場合、実用的な負荷容量範囲（≦〜０．　５　ｐ　Ｆ　
＞では、ＮＰＮバイポーラトランジスタをプルアップ動
作のみに使用する回路構成の方がＮＰＮバイポーラトラ
ンジスタのトーテムポール型回路構成よりも高速化でき
る。
〔発明が解決しようとする課題〕
上述した従来のバイポーラＣＭＯＳゲートアレイ半導体
装置では、ランダムロジックに対して、ＮＰＮバイポー
ラトランジスタのトーテムポール型回路構成を前提にチ
ップレイアウトがなされているため、 （１）内部セル領域のＮＰＮバイポーラトランジスタ素
子間に、第４図に示したＰウェル４１３，４１４，４１
５，４１６のような電気的分離領域を設ける必要がある
。
（２）コレクタ電位がランダムロシックに対して定まら
ないので、コレクタおよびコレクタ電極４０１，４０４
，４０７．４１０をＮ　Ｐ　Ｎ　１−パイボーラランジ
スタ素子間で共通化できない。
という問題があり、ＮＰＮ｝パイボーラランジスタ素子
の集積度を劣化させるという欠点がある。
〔課題を解決するための手段〕
本発明のバイポーラＣＭＯＳゲートアレイ半導体装置は
、内部セル領域の全てのＮＰＮ｝パイボーラランジスタ
素子のコレクタ電極に、内部セル領域の電源電位を印加
する構成となっている。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の内部セル領域のレイア
ウト図である。ＣＭＯＳトランジスタ群１０１とＮＰＮ
バイポーラトランジスタ群１０２とが敷き詰められてい
る。
第２図は第１図のＡ−Ａ’線における縦断面図である。
コレクタ電極２０１，２０６，２１１からは、内部セル
領域の電源電圧が印加される。Ｎ一エビタキシャル層２
１２，２１３は各々隣接する２つのバイポーラ素子と共
通となり、Ｎ＋埋込層２１４は各バイポーラ素子の共通
領域となり、］コレクタに対してマルチベース，マルチ
ェミッタ構成になっている。
第３図は本発明の第２の実施例の縦断面図である。本実
施例では、Ｎ＋高濃度基板３１４を用いているので、基
板全体がコレクタ領域となり、Ｎ＋埋込層の形成が不要
となるという利点がある。
〔発明の効果〕
以上説明したように本発明は、内部セル領域の全てのＮ
ＰＮバイポーラトランジスタのコレクタ電位を内部セル
領域における電源電位とすることにより、ＮＰＮバイポ
ーラトランジスタ素子間の分離領域を不用にし、ＮＰＮ
バイポーラトランジスタ群の集積度を向上させることが
できる。
【図面の簡単な説明】
５− 第１図は本発明の第１の実施例の内部セル領域のレイア
ウ１一図、第２図は第１図のＡ−Ａ’線における縦断面
図、第３図は本発明の第２の実施例におけるＮＰＮバイ
ポーラトランジスタ群の縦断面図、第４図は従来のバイ
ポーラＣＭＯＳ半導体装置におけるＮＰＮバイポーラト
ランジスタ群の縦断面図である。 １０１・・・ＣＭＯＳトランジスタ群、１０２・・・Ｎ
ＰＮバイポーラトランジスタ群、２０１，２０６．２１
１，３０１，３０６，３１１，４０１，４０４，４０７
，４１０・・・コレクタ電極、 ２０２，２０５，２０７，２１０，３０２，３０５，３
０７，３１０，４０２，４０５，４０８，４１１・・・
エミッタ電極、 ２０３，２０４，２０８，．２０９，３０３，３０４，
３０８，３０９，４０３，４０６４０９．４１２・・・
ベース電極、 ２１２，２１３，３１２．３１．３，４１７，４１８，
４１９，４２０・・・Ｎ−エビタキシャル層、 ２１４，４２１，４２２，４２３，４２４・・・Ｎ＋埋
込層、２１５，４２５・・・Ｐ−基板、 ３１４・・・Ｎ＋高濃度基板、 ６ ４１３，４１４，４１５，４１６ ・・・Ｐウェル６ ＝７

Claims (1)

  1. 【特許請求の範囲】 １、ＣＭＯＳトランジスタ群とＮＰＮバイポーラトラン
    ジスタ群とを含む基本セルを有するバイポーラＣＭＯＳ
    半導体装置において、第１の基本セル中のＮＰＮバイポ
    ーラトランジスタのコレクタと、前記第１の基本セルに
    隣接する第２の基本セル中のＮＰＮバイポーラトランジ
    スタのコレクタとが、Ｎ型高濃度領域を介して電気的に
    接続されていることを特徴とするバイポーラＣＭＯＳ半
    導体装置。 ２、請求項１記載のバイポーラＣＭＯＳ半導体装置にお
    いて、前記第１および第２の基本セルの前記ＮＰＮバイ
    ポーラトランジスタの前記コレクタに対し、最高電位を
    印加することを特徴とするバイポーラＣＭＯＳ半導体装
    置。 ３、請求項１記載のバイポーラＣＭＯＳ半導体装置にお
    いて、隣接する前記基本セル間のすべてのコレクタ領域
    が、Ｎ型高濃度領域を介して電気的に接続されているこ
    とを特徴とするバイポーラＣＭＯＳ半導体装置。 ４、請求項１記載のバイポーラＣＭＯＳ半導体装置にお
    いて、隣接する前記基本セル間のすべてのコレクタ領域
    がＮ型高濃度領域を介して電気的に接続され、かつ、前
    記コレクタ領域に最高電位が印加されていることを特徴
    とするバイポーラＣＭＯＳ半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0683524A1 (en) * 1994-05-10 1995-11-22 Texas Instruments Incorporated Base cell for BiCMOS and CMOS gate arrays

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60202951A (ja) * 1984-03-28 1985-10-14 Fujitsu Ltd 集積回路装置

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