JPH03214772A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要コ 半導体装置に係り、特に素子を形成する素子領域と配線
層を形成する配線領域とが分離されている半導体装置に
関し、 素子面積を大きくすることなく、また信頼性を低下させ
ることなく、所望の容量のキャパシタを形成することが
できる半導体装置を提供することを目的とし、 素子を形成する素子領域と、前記素子を接続する配線層
を形成する配線領域とを有する半導体装置において、前
記配線領域の配線未使用領域にキャパシタ用の導電層が
形成され、前記キャパシタ用の導電層か前記素子領域に
形成された素子と接続されているように構成する。

［産業上の利用分野］ 本発明は半導体装置に係り、特に素子を形成する素子領
域と配線層を形成する配線領域とが分離されている半導
体装置に関する。

２ ［従来の技術コ 近年、ＬＳＩ（半導体集積回路）の内部基準電圧を安定
化するためのキャパシタや回路の高速化用のＡＣ（交流
）カップリングキャパシタ等、各種のキャパシタが使用
されており、大容量のキャパシタが必要な場合もある。

こうしたキャパシタは、通常、バルク層に設けられるｐ
−ｎ接合の接合容量によって形成される。

例えば内部基準電圧を安定化するためのキャパシタを有
するゲートアレーの場合について説明する。

第４図＜ａ）は、従来のゲートアレーを示す平面図、第
４図＜ｂ＞はそのＡ−Ａ一線断面概略図、第４図（ｃ）
はその等価回路図である。

ゲートアレーのマクロ領域２には、素子が形成されてい
る。すなわちｎ型拡散層６上にｎ型エビタキシャル層８
が形成され、このｎ型エピタキシャル層８表面には、ｐ
型ベース領域１０が形成され、更にこのｐ型ベース領域
１０表面にｎ型エミッタ領域１２が形成されている。ま
た、これら口型エビタキシャル層８、ｐ型ベース領域１
０及びｎ型エミッタ領域１２上には、シリコン酸化膜１
４に開口されたコンタクトホールを介して、それぞれコ
レクタ電極１６、ベース電極１８及びエミッタ電極２０
が形成されている。こうしてトランジスタ２２が形成さ
れている。

また、ｎ型エピタキシャル層８表面にｐ型抵抗領域２４
が形成され、シリコン酸化膜１４に開口されたコンタク
トホールを介して、Ａ１からなる抵抗電［！２６、２８
が形成されている。こうして抵抗３０が形成されている
。

更にまた、ｎ型エピタキシャル層８表面にｐ型キャパシ
タ領域３２がｎ型拡散層６に達ずるように形成されてｐ
−ｎ接合が形成され、このｐ型キャパシタ領域３２上に
、シリコン酸化膜１４に開口されたコンタクトホールを
介して、Ａｊからなるキャパシタ電極３４が形成されて
いる。こうしてバルク層に形成されたｐ−ｎ接合容量Ｃ
１を有するキャパシタ３６が形成されている。

そしてトランジスタ２２のコレクタ電極１６及びベース
電ｆｉ！１８は、それぞれ配線層３８、４０を介して、
抵抗３０の抵抗電ｆｉ２６及びキャパシタ３６のキャパ
シタ電極３４と接続されている。

このときのｐ−ｎ接合容量Ｃ１を有するキャパシタ３６
は、内部基準電圧を安定化するためのキャパシタとして
使用される。

他方、配線領域４には、マクロ領域２に形成された素子
間を結線する１層目配線層４２、４４が形成されている
と同時に、それらの間に配線未使用領域４６が存在する
。

次に、例えば回路の高速化用のＡＣカップリングキャパ
シタを有するゲートアレーの場合について説明する。

第５図（ａ）は従来のゲートアレーを示す平面図、第５
図（ｂ）はその等価回路図である。

ゲートアレーのマクロ領域２には、コレクタ電極５６、
ベース電極５８及びエミッタ電［ｉ６０を有するトラン
ジスタ６２が形成されている。また、抵抗電極６４、６
６を有する抵抗６８が形成されている。更に、バルク層
に形成されたｐ−ｎ接合容量Ｃ３を有するキャパシタ７
０が形成されている。

そして１・ランジスタ６２のコレクタ電ｆ！５６は、配
線層７２を介して、キャパシタ７０のキャパシタ電極７
４と接続されている。また、エミッタ電極６０は、配線
層７６を介して、抵抗６８の抵抗電［ｉ６４と接続され
ていると共に、配線層７８及び２層目配線層８０を介し
て内部ゲート入出力と接続されている。このときのＰ−
ｎ接合容量Ｃ３を有するキャパシタ７０は、回路の高速
化用のＡＣカップリングキャパシタとして使用される。

他方、配線領域４には、１層目配線層８２、８４、８６
、８８が形成され、これらを接続する２層目配線層９０
、９２が形成されている。また同時に、それらの間に配
線未使用領域９４、９６、９８、１００が存在する。

［発明が解決しようとする課題］ しかし、上記従来のゲートアレーにおいて、たとえば内
部基準電圧を安定化ずるための容量Ｃ１や回路の高速化
用のＡＣカップリング容量Ｃ３が設計当初よりも大きい
容量を必要となる場合は、第６図に示されるように、ｐ
−ｎ接合の接合面積を大きくするという方法がとられて
いた。すなわち、第６図（ａ）に示されるような従前の
ｐ型キャパシタ領域３２に対し、ｎ型エピタキシャル層
８表面にＰ型キャパシタ領域をｎ型拡散層６に達するよ
うに形成する際に、第６図（ａ）に示されるように、そ
の面積を大きくしなｐ型キャパシタ領域３２ａを形成す
る。それに伴い、キャパシタ電極３４ａも従前のキャパ
シタ電極３４よりも大きな面積となる。従って、素子面
積が大きくなり、高集積化を図る上での咀害要因となる
というスペース的問題を生じていた。

また、第７図（ａ）に示されるような従前のｎ型拡散層
６及びｐ型キャパシタ領域３２の不純物濃度を高くして
、第７図（ｂ）に示されるようなｎ型拡散層６ｂ及びｐ
型キャパシタ領域３２ｂとすることにより、ｐ−ｎ接合
の接合容量を大きくする方法もあるが、この場合、シリ
コン結晶に欠陥等が発生し易くなる。従って、素子の特
性が劣化する等、信頼性を低下させるという信頼度的問
題を生じていた。

そこで本発明は、素子面積を大きくすることなく、また
信頼性を低下させることなく、所望の容量のキャパシタ
を形成することができる半導体装置を提供することを目
的とする。

［課題を解決するための手段］ 上記課題は、素子を形成する素子領域と、前記素子を接
続する配線層を形成する配線領域とを有する半導体装置
において、前記配線領域の配線未使用領域にキャパシタ
用の導電層か形成され、前記キャパシタ用の導電層が前
記素子領域に形成された素子と接続されていることを特
徴とする半導体装置によって達成される。

また、上記の半導体装置において、前記キャパシタ用の
導電層か前記素子領域に形成されたＰｎ接合キャパシタ
と接続されていることを特徴とする半導体装置によって
達成される。

［作　用］ すなわち本発明は、配線領域の配線未使用領域、即ちそ
の空き領域を利用して、キャパシタ用の導電層を形成し
ているため、素子面積が大きくなったり信頼性が低下し
たりすることはない。また、このキャパシタ用の導電層
を素子領域に形成された素子と接続することにより、そ
の素子に導電層の配線容量を付加することができる。更
にまた、このキャパシタ用の導電層を素子領域に形成さ
れたｐ−ｎ接合キャパシタと接続することにより、大容
量のキャパシタを形成することができる。

［実施例］ 以下、本発明を図示する実施例に基づいて具体的に説明
する。

第１図（ａ）は本発明の第１の実維例によるゲートアレ
ーを示す平面図、第１図＜ｂ＞はそのＡＡ”線断面概略
図、第１図（ｃ）はその等価回路図である。

ゲートアレ一の場合、素子が形成されているマクロ領域
２とマクロ領域２の素子を結線する信号線が配線されて
いる配線領域４とが予め分離されている。従ってマクロ
領域２においては、例えばｎ型拡散層６上にｎ型エピタ
キシャル層８が形成され、このｎ型エピタキシャル層８
表面にｐ型ベース領域１０が形成され、更にこのｐ型ベ
ース領域１０表面にｎ型エミッタ領域１２が形成されて
いる。また、これらｎ型エピタキシャル層８、ｐ型ベー
ス領域１０及びｎ型エミッタ領域１２上には、それぞれ
シリコン酸化膜１４に開口されたコンタクトホールを介
して、Ａ１からなるコレクタ電極１６、ベース電極１８
及びエミッタ電極２０が形成されている。こうしてトラ
ンジスタ２２か形成されている。

同様にして、ｎ型エピタキシャル層８表面に、ｐ型抵抗
領域２４が形成され、このｐ型抵抗領域２４上には、シ
リコン酸化膜１４に開口されたコンタクトホールを介し
てＡ．ＩＩからなる抵抗電極２６、２８が形成されてい
る。こうして抵抗３０が形成されている。

また同様にして、ｎ型エピタキシャル層８表面にｐ型キ
ャパシタ領域３２がｎ型拡散層６に達するように形成さ
れ、ｐ−ｎ接合が形成されている。

そしてこのｐ型キャパシタ領域３２上には、シリコン酸
化膜１４に開口されたコンタクトホールを介して、Ａ』
からなるキャパシタｔ［．３４が形成されている。こう
してバルク層に形成されたｐ　一ｎ接合容量Ｃ１を有す
るキャパシタ３６が形成されている。

そしてトランジスタ２２のコレクタ電極１６及びベース
電極１８は、それぞれＡ．ｌｌからなる配線層３８、４
０を介して、抵抗３０の抵抗電極２６及びキャパシタ３
６のキャパシタ電極３４と接続されている。このときの
ｐ−ｎ接合容量Ｃ１を有するキャパシタ３６は、内部基
準電圧を安定化するためのキャパシタとして使用される
。

他方、配線領域４においては、信号線が配線されている
が、その際、必ず配線未使用の領域が出１１ てくる。例えばＡｊからなる１層目配線層４２、４４が
形成されていると同時に、それらの間に配線未使用領域
４６が存在する。

いま仮に、内部基準電圧を安定化するためのキャパシタ
が、設計当初より．配置領域その他のスペースの制約等
から容量不足になると予想される場合、配線領域４の配
線未使用領域４６にキャパシタ用のＡＪｌ層４８を形成
する，。すなわち、ｎ型エピタキシャル層８上に、シリ
コン酸化膜１４を介して、Ａ．０層４８を形成する。そ
してマクロ領域２に形成されたキャパシタ３６のキャパ
シタ電極３４と、Ａ．０からなる配線層５０及び２層目
配線層５２を介して接続する。

こうしてＡ．０層４８、配線層５０及び２層目配線層５
２による配線容量Ｃ２を有するキャパシタ５４が形成さ
れる。そしてトランジスタ２２のベース電′Ｊ＃ｌ１８
に、キャパシタ３６のｐ−ｎ接合容量Ｃ１とキャパシタ
５４の配線容量Ｃ２が繋がることにより、内部基準電圧
を安定化するためのキャパシタは所望の容量値Ｃ１＋Ｃ
２となる。

１２ なお、ゲートアレーの場合、配線領域４における１層目
配線層４２、４４の配線幅は数種類に限定されているた
め、配線未使用領域４６に形成するキャパシタ用のＡ』
層４８の幅もその中の特定の幅に限定すれば、すなわち
ダミー配線パターンとすれば、キャパシタ用のＡ．Ｑ層
４８は１層目配線層４２、４４等と同時に形成すること
ができ、また主としてＡ．Ｇ層４８の長さによって配線
容量Ｃ２を容易に制御することができる。

このように第１の実施例によれば、配線領域４に必ず生
じる配線未使用領域を利用し、ダミー配線パターンによ
ってキャパシタ用のＡ．Ｑ層４８を形成することにより
、素子面積を増加させることなく、マクロ領域に形成さ
れたキャパシタ３６のｐ−ｎ接合容量Ｃ１にＡ．！１層
４８等によるキャパシタ５４の配線容量Ｃ２を付加して
、内部基準電圧を安定化するためのキャパシタを所望の
容量値Ｃｉ十〇２にすることができる。そしてこの２つ
のキャパシタ３６、５４の併用により、効率良く大容量
とすることも可能である。

１　３ またこのとき、この配線容量Ｃ２の幅を他の１層目配線
層４２、４４等の配線幅と同等にすることにより、キャ
パシタ用の，ｌ層４８は容易に形成することができると
共に、Ａ』層４８の長さのみによって容易に容量値を制
御することかできる。

更に、配線未使用領域であれば、何処にでもキャパシタ
形成が可能であるというメリットもある。

次に、第２図を用いて、本発明の第２の実施例を説明す
る。

第２図（ａ）は、本発明の第２の実施例によるゲートア
レーを示す平面図、第２図（ｂ）はその等価回路図であ
る。

ゲートアレーのマクロ領域２には、上記第１図と同様に
して、コレクタ電極５６、ベース電極５８及びエミッタ
電極６０を有するトランジスタ６２が形成されている。

また、抵抗電極６４、６６を有する抵抗６８が形成され
ている。更に、バルク層に形成されたｐ−ｎ接合容量Ｃ
３を有するキャパシタ７０が形成されている。

そしてトランジスタ６２のコレクタ電極５６は、１　４ 配線層７２を介して、キャパシタ７０のキャパシタ電極
７４と接続されている。また、エミッタ電極６０は、配
線層７６を介して、抵抗６８の抵抗電［！６４と接続さ
れていると共に、配線層７８及び１層目配線層８０を介
して、内部ゲート入出力と接続されている。このときの
ｐ−ｎ接合容量Ｃ３を有するキャパシタ７０は、回路の
高速化用のＡＣカップリングキャパシタとして使用され
る。

他方、配線領域４には、１層目配線層８２、８４、８６
、８８が形成され、これらを接続する２層目配線層９０
、９２が形成されていると同時に、またそれらの間には
配線未使用領域９４、９６、９８、１００が存在する。

いま仮に、高速化用のＡＣカップリングキャパシタが、
設計当初より配置領域その他のスペースの制約等から容
量不足になると予想される場合、配線領域４の配線未使
用領域１００に、１層目配線層８２、８４、８６、８８
等と同じ配線幅を有するキャパシタ用のＡ１層１０２を
形成する。そしてこのキャパシタ用のＡ．Ｑ層１０２と
マクロ領１５ 域２に形成されたキャパシタ７０のキャパシタ電＠７４
とを、配線層１０４及び２層目配線層１０６を介して接
続する。

こうしてＡＡ層１０２等による配線容量Ｃ４を有するキ
ャパシタ１０８が形成される。そしてトランジスタ６２
のコレクタ電極５６に、キャパシタ７０のｐ−ｎ接合容
量Ｃ３とキャパシタ１０８の配線容量Ｃ４が繋がること
により、高速化用のＡＣカップリングキャパシタは所望
の容量値Ｃ３＋Ｃ４となる。

このように第２の実施例によれば、配線領域４に必ず生
じる配線未使用領域を利用してキャパシタ用のＡｊ層１
０２等を形成することにより、素子面積を増加させるこ
となく、マクロ領域に形成されたキャパシタ７０のｐ−
ｎ接合容量Ｃ３に配線容量Ｃ４を付加して、回路の高速
化用のＡＣカップリングキャパシタを所望の容量値Ｃ　
３　−１−　Ｃ　４にすることができる。そしてこの２
つのキャパシタの併用により、効率良く大容量とするこ
とも可能である。

１６ 次に、第３図を用いて、本発明の第３の実施例を説明す
る。

第３図（ａ）は、本発明の第３の実施例によるゲートア
レーを示す平面図、第３図（ｂ）はその等価回路図であ
る。

なお、上記第２図のゲートアレーと同一の構成要素には
同一符号を付して説明を省略する。

ゲートアレーのマクロ領域２には、上記第２図と同様に
して、コレクタ電極５６、ベース電極５８及びエミッタ
電極６０を有するトランジスタ６２及び抵抗電極６４、
６６を有する抵抗６８が形成されている。そしてトラン
ジスタ６２のエミツタ電極６０は、配線層７６を介して
抵抗６８の抵抗電［ｉ６４と接続されていると共に、配
線層７８及び１層目配線層８０を介して内部ゲート入出
力と接続されている。

他方、配線領域４には、１層目配線層８２、８４、８６
、８８が形成され、また、これらを接続する２層目配線
層９０、９２が形成されていると同時に、それらの間に
配線未使用領域９４、９６、９８、１００が存在する。

そして配線領域４の配線未使用領域１００、９４に、そ
れぞれキャパシタ用のＡ１層１０２、１１０を形成し、
２層目配線層１１２を介して接続する。そしてこのキャ
パシタ用のＡ．Ｉｌ層１０２とトランジスタ６２のコレ
クタ電′Ｉｆｌ５６とを、配線層１１４及び２層目配線
層１０６を介して接続する。

こうしてＡＪＩ層１０２、１１０等によって配線容量Ｃ
５を有するキャパシタ１１６が形成され、トランジスタ
６２のコレクタ電極５６に繋がれることにより、所望の
容量値Ｃ５の高速化用のＡＣカップリングキャパシタと
なる。そして高速化用のＡＣカップリングキャパシタと
して配線容量Ｃ５よりも更に大きい容量値が必要な場合
には、例えば配線未使用領域９６にキャパシタ用のＡＪ
Ｉ層を形成し、２層目配線層を介して、キャパシタ用の
Ａ．０層１１０に接続すればよい。こうして必要な容量
値を得ることができる。

このように第３の実施例によれば、マクロ領域２のバル
ク層にｐ−ｎ接合のキャパシタを全く形成することなく
、配線領域４の配線未使用領域のみにキャパシタ用のＡ
ｐ層１０２、１１４等を形成することにより、素子面積
を増加させることなく、所望の容量値Ｃ５を有する高速
化用のＡＣカップリングキャパシタを形成することがで
きる。

そしてこの配線容量の容量値Ｃ５は、後工程において容
易に制御することも可能である。

なお、上記第１乃至第３の実施例においては、ゲートア
レーを用いて説明したが、これに限らず、素子を形成す
る領域と配線層を形成する配線領域とが一定程度分離し
ている半導体装置であれば、本発明を適用することがで
きる。

［発明の効果］ 以上のように本発明によれば、素子を形成する素子領域
と素子を接続する配線層を形成する配線領域とを有する
半導体装置において、配線領域の配線未使用領域にキャ
パシタ用の導電層を形成し、このキャパシタ用の導電層
を素子領域に形成され１９ た素子と接続することにより、導電層による所望の配線
容量をその素子に付加することができる。

これにより、素子面積を大きくすることなく、また信頼
性を低下させることなく、所望のキャパシタを形成する
ことができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例によるゲートアレーを示
す図、 第２図は本発明の第２の実施例によるゲートアレーを示
す図、 第３図は本発明の第３の実施例によるゲーｌ−アレーを
示す図、 第４図及び第５図はそれぞれ従来のゲートアレーを示す
図、 第６図及び第７図は従来のゲートアレーを説明するため
の図である。 図において、 ２・・・・・・マクロ領域、 ２０ ４・・・・・・配線領域、 ６・・・・・・ｎ型拡散層、 ８・・・・・・ｎ型エピタキシャル層、１０・・・・・
・ｐ型ベース領域、 １２・・・・・・ｎ型エミッタ領域、 １４・・・・・・シリコン酸化膜、 １６、５６・・・・・・コレクタ電極、１８、５８・・
・・・・ベース電極、 ２０、６０・・・・・・エミッタ電極、２２、６２・・
・・・・トランジスタ、２４・・・・・・ｐ型抵抗領域
、 ２６、２８、６４、６６・・・・・・抵抗電極、３０、
６８・・・・・・抵抗、 ３２・・・・・・Ｐ型キャパシタ領域、３４、７４・・
・・・・キャパシタ電極、３６、５４、７０、１０８、
１１６・・・・・・キャパシタ、 ３８、４０、５０、７２、７６、７８、１０４、１１４
・・・・・・配線層、 ４２、４４、８２、８４、８６、８８・・・・・・１層
９１ 目配線層、 ４６、９４、９６、９８、１００・・・・・・配線未使
用領域、 ４８、１０２、１１０・・・・・・Ａ』層、５２、８０
、９０、９２、１０６、１１２・・・・・・２層目配線
層。

Claims (1)

1. 【特許請求の範囲】 １、素子を形成する素子領域と、前記素子を接続する配
   線層を形成する配線領域とを有する半導体装置において
   、 前記配線領域の配線未使用領域にキャパシタ用の導電層
   が形成され、 前記キャパシタ用の導電層が前記素子領域に形成された
   素子と接続されている ことを特徴とする半導体装置。 ２、請求項１記載の半導体装置において、前記キャパシ
   タ用の導電層が前記素子領域に形成されたｐ−ｎ接合キ
   ャパシタと接続されていることを特徴とする半導体装置
   。