JPS6184048A - 集積回路装置 - Google Patents
集積回路装置Info
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- JPS6184048A JPS6184048A JP59206542A JP20654284A JPS6184048A JP S6184048 A JPS6184048 A JP S6184048A JP 59206542 A JP59206542 A JP 59206542A JP 20654284 A JP20654284 A JP 20654284A JP S6184048 A JPS6184048 A JP S6184048A
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- capacitance
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- insulating film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/212—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は集積回路装置に関し、特に容量素子を含む集積
回路装置に関する。
回路装置に関する。
（従来の技術）
従来より、集積回路装置には、電位安定化の九めに容量
素子が広く用いら几ている。こ九には、ＰＮ接合を逆バ
イアス状態で用いる接合容量形のものと、チップ面上に
２ＮｆＩＶＣ積上げた電極の間に薄い絶縁膜を挾み込ん
だものとがあり、更にチップ面上の占積効率を良くする
ために、前記のものを複合し九タイプのものも用いられ
ている。これらの容量素子は、一般に、その電極部に寄
生容量を伴う。
素子が広く用いら几ている。こ九には、ＰＮ接合を逆バ
イアス状態で用いる接合容量形のものと、チップ面上に
２ＮｆＩＶＣ積上げた電極の間に薄い絶縁膜を挾み込ん
だものとがあり、更にチップ面上の占積効率を良くする
ために、前記のものを複合し九タイプのものも用いられ
ている。これらの容量素子は、一般に、その電極部に寄
生容量を伴う。
第７図（ａ） 、 （ｂｌは半導体装置の容量素子の一
例の模式的断面図及びその等価回路図である。
例の模式的断面図及びその等価回路図である。
Ｐ型半導体基板１１ｃＮ型埋込み層２．Ｎ型領域３、Ｐ
型分離層４．Ｐ型領域５．Ｎ型領域６．絶縁膜７．端子
９，１０．１１を設けたとき、図示するように、端子９
，１０間で並列接続する接合容量Ｃ１，Ｃ２が得られ、
端子１０と端子１１との間には接合容量Ｃ３が得られる
、接合容量Ｃ３が寄生容量である。
型分離層４．Ｐ型領域５．Ｎ型領域６．絶縁膜７．端子
９，１０．１１を設けたとき、図示するように、端子９
，１０間で並列接続する接合容量Ｃ１，Ｃ２が得られ、
端子１０と端子１１との間には接合容量Ｃ３が得られる
、接合容量Ｃ３が寄生容量である。
通常、基板には、そのチップの回路の最低電位が与えら
几、従って寄生容量Ｃ３は、最低電位との間に形成され
る容量である。従って、回路上、最低電位との間に容量
を挿入したい時は、端子９゜１１を最低電位とし、端子
１０との間の容ｔｉｔ利用すルば、容ｔｃ１１ｃ２．Ｃ
３の並列接続になるので、面積効率の良い容量素子が得
られる。そして、従来より、電位安定化のために用いら
れてきた容量素子では、前述の如く容量素子に寄生する
容量Ｃｚｆ並列に加えることによって面積効率を良くし
てきている。
几、従って寄生容量Ｃ３は、最低電位との間に形成され
る容量である。従って、回路上、最低電位との間に容量
を挿入したい時は、端子９゜１１を最低電位とし、端子
１０との間の容ｔｉｔ利用すルば、容ｔｃ１１ｃ２．Ｃ
３の並列接続になるので、面積効率の良い容量素子が得
られる。そして、従来より、電位安定化のために用いら
れてきた容量素子では、前述の如く容量素子に寄生する
容量Ｃｚｆ並列に加えることによって面積効率を良くし
てきている。
しかしながら、−万では、寄生容量Ｃ３が付加すること
が逆に好ましくない場合もある。例えば、第８図に示す
Ｔ２Ｌ回路では、工〈知られているように、容ｔＣ＜ｆ
スピードアンプコンデンサトシて用いるが、この場合、
寄生容量Ｃ５は、入力容量と等価であり、動作速度を遅
くする方向に作用し、まに寄生容量Ｃ６は、出力トラン
ジスタＱ１のベース電位ｖ１の電位変化を妨げ、こ几も
また動作速度を遅くする。
が逆に好ましくない場合もある。例えば、第８図に示す
Ｔ２Ｌ回路では、工〈知られているように、容ｔＣ＜ｆ
スピードアンプコンデンサトシて用いるが、この場合、
寄生容量Ｃ５は、入力容量と等価であり、動作速度を遅
くする方向に作用し、まに寄生容量Ｃ６は、出力トラン
ジスタＱ１のベース電位ｖ１の電位変化を妨げ、こ几も
また動作速度を遅くする。
これら動作速［１−遅くする方向に作用する寄生容量の
大きさは、トラ／ラスタ等に伴われる寄生容量値に比し
て十分に小さければもとより大した問題はなく、従来の
、消費電力が犬きく、従って駆動イ／ピーダ／スが小さ
いＴＬ回路に於ては特に入力容量と等価である寄生容＠
Ｃ５をさほど問題にはしなかった。
大きさは、トラ／ラスタ等に伴われる寄生容量値に比し
て十分に小さければもとより大した問題はなく、従来の
、消費電力が犬きく、従って駆動イ／ピーダ／スが小さ
いＴＬ回路に於ては特に入力容量と等価である寄生容＠
Ｃ５をさほど問題にはしなかった。
（発明が解決しようとする問題点）
しかし、トラ／２スタ等の素子の小形化による低電力、
高速化に伴い、スピードアップコ／デ／すの容量値をさ
ほど犬きくしなくてもスピードアップの効果が得らｎる
工うになる反面、寄生容量を相応に小さく抑えないと、
低電力化されているために駆動インビーダノスが高く、
その効果が得ら九ないという問題が起る。
高速化に伴い、スピードアップコ／デ／すの容量値をさ
ほど犬きくしなくてもスピードアップの効果が得らｎる
工うになる反面、寄生容量を相応に小さく抑えないと、
低電力化されているために駆動インビーダノスが高く、
その効果が得ら九ないという問題が起る。
本発明の目的は、上記欠点を除去し、寄生容量が小さい
容量素子を有する集積回路装置を提供することにある。
容量素子を有する集積回路装置を提供することにある。
（問題点を解決するための手段〉
本発明の集積回路装置は、−導電型半導体基板に少くと
も一つの反対導電型領域を設けて形成される容量素子を
有する集積回路装置において、前記容量素子の電極対の
少くとも一方の電極と前記半導体基板との間に、導電系
の接続による電位が印加されない領域が配置されている
ことを特徴として構成嘔れる。
も一つの反対導電型領域を設けて形成される容量素子を
有する集積回路装置において、前記容量素子の電極対の
少くとも一方の電極と前記半導体基板との間に、導電系
の接続による電位が印加されない領域が配置されている
ことを特徴として構成嘔れる。
（実施例）
次に、本発明の実施例について図面を用いて説明する。
第１図は本発明の第１の実施例の模式的断面図である。
Ｐ型半導体基板１にＮ型領域３．Ｐ型分離層４゜Ｐ型領
域５．Ｎ型領域６．絶縁膜７．上層の電極８を設ける。
域５．Ｎ型領域６．絶縁膜７．上層の電極８を設ける。
Ｎ型領域６と電極８との間の絶縁膜１３によって容量Ｃ
９を形成する。Ｎ型領域６は電極１２に引出される。こ
の時、外部から強制的に電位が加えられていないＰ型領
域５とＮ型領域３、及び回路上の最低電位が与えられる
Ｐ型半導体基板１の存在によＩＩ）、Ｎ型領域６とＰ型
領域５との間に空乏層による容量Ｃ８が形成され、また
Ｎ型領域３とＰ型半導体基板１との間にも空乏層による
容量Ｃ７が形成され、こ几らはＮ型領域３とＰ型半導体
基板１との間に直列に形成さルるのでその間の容量値、
すなわち電極１２と回路上の最低電位間に寄生する容量
値を低減することができる。尚、Ｐ型半導体基板１と電
極１２との間に電圧が印加された時のＰ型領域５及びＮ
型領域３の電位は、印加電圧の容量分割によって定まる
が、その容１ｃ７．ｅ１１の値は″１友印加電圧に依存
する空乏層の大きさによって決まるので当該電圧値を求
めるのは一般に複雑である。また、Ｐ型領域５とＮ型領
域３との間にはＰＮ接合ダイオードＤが形成されており
、両領域の電位差に依存するイノビーダンスで相互に導
通している。
９を形成する。Ｎ型領域６は電極１２に引出される。こ
の時、外部から強制的に電位が加えられていないＰ型領
域５とＮ型領域３、及び回路上の最低電位が与えられる
Ｐ型半導体基板１の存在によＩＩ）、Ｎ型領域６とＰ型
領域５との間に空乏層による容量Ｃ８が形成され、また
Ｎ型領域３とＰ型半導体基板１との間にも空乏層による
容量Ｃ７が形成され、こ几らはＮ型領域３とＰ型半導体
基板１との間に直列に形成さルるのでその間の容量値、
すなわち電極１２と回路上の最低電位間に寄生する容量
値を低減することができる。尚、Ｐ型半導体基板１と電
極１２との間に電圧が印加された時のＰ型領域５及びＮ
型領域３の電位は、印加電圧の容量分割によって定まる
が、その容１ｃ７．ｅ１１の値は″１友印加電圧に依存
する空乏層の大きさによって決まるので当該電圧値を求
めるのは一般に複雑である。また、Ｐ型領域５とＮ型領
域３との間にはＰＮ接合ダイオードＤが形成されており
、両領域の電位差に依存するイノビーダンスで相互に導
通している。
第２図は本発明の第２の実施例の模式的断面図である。
第２の実施例は、電極８の上に絶縁膜１４を設けて容量
媒体とし、その上に電極１５を設けて、電極８と電極１
５との間に容量Ｃ１Ｏを形成したものである。その他は
第１の実施例とほぼ同じである。
媒体とし、その上に電極１５を設けて、電極８と電極１
５との間に容量Ｃ１Ｏを形成したものである。その他は
第１の実施例とほぼ同じである。
この第２の実施例において、電極８とＰ型半導体基板１
との間の寄生容量は、接合容量Ｃ７，Ｃ［１と、絶縁膜
７が形成する容量Ｃ９との直列接続によって低減される
。
との間の寄生容量は、接合容量Ｃ７，Ｃ［１と、絶縁膜
７が形成する容量Ｃ９との直列接続によって低減される
。
第３図は本発明の第３の実施例の模式的断面図である。
この実施例は、第１の実施例におけるＮ型領域６とＰ型
領域５とを持たない構造である。容量Ｃ９と０７とが直
列接続されるので電極１２と半導体基板ｌとの間の寄生
容量は低減逼れる。上記第２゜第３の実施例の両方にお
いて、Ｎ型領域３，６゜Ｐ型領域５は外部から強制的に
電位が加えられていない領域であることは言うまでもな
い。尚、第２図の第２の実施例のダイオードＤは第１図
のダイオードＤで説明したのと同様である。
領域５とを持たない構造である。容量Ｃ９と０７とが直
列接続されるので電極１２と半導体基板ｌとの間の寄生
容量は低減逼れる。上記第２゜第３の実施例の両方にお
いて、Ｎ型領域３，６゜Ｐ型領域５は外部から強制的に
電位が加えられていない領域であることは言うまでもな
い。尚、第２図の第２の実施例のダイオードＤは第１図
のダイオードＤで説明したのと同様である。
第４図は本発明の第４の実施例の模式的断面図である。
この実施例は、アイソプレーナ構造の場合を示すもので
、電極２６と電極２８との間の絶縁膜２７を容量媒体と
して容ｆｌｃ１ｓを形成し、電極２６は電極２９に引出
される。この構造において、絶縁膜２５は第１図、第２
図に示した絶縁膜１３，７エりも通常厚く、従って同郷
が形成する寄生容量成分０１４はかなり不妊い。このた
めその下のＮ型領域２２及びＰ型半導体基板２１との間
に形成される接合容ｔ０１３との直列接続で決まる、電
極２９とＰ型半導体基板２１との間の寄生容量は、大幅
に小さくすることができる。尚、この実施例に於てもＮ
型領域２２は、外部から強制的に電位が加えらｎでおら
ず、まｔ同領域はその両側に示すＮ型領域２４と同一工
程で形成されるものである。
、電極２６と電極２８との間の絶縁膜２７を容量媒体と
して容ｆｌｃ１ｓを形成し、電極２６は電極２９に引出
される。この構造において、絶縁膜２５は第１図、第２
図に示した絶縁膜１３，７エりも通常厚く、従って同郷
が形成する寄生容量成分０１４はかなり不妊い。このた
めその下のＮ型領域２２及びＰ型半導体基板２１との間
に形成される接合容ｔ０１３との直列接続で決まる、電
極２９とＰ型半導体基板２１との間の寄生容量は、大幅
に小さくすることができる。尚、この実施例に於てもＮ
型領域２２は、外部から強制的に電位が加えらｎでおら
ず、まｔ同領域はその両側に示すＮ型領域２４と同一工
程で形成されるものである。
更に、上述した如く絶縁膜２５は厚いので、特にＮ型領
域２２を省き、同領域がＰ型半導体基板２１そのもので
あっても電極２９とＰ型半導体基板２１との間の寄生容
量削減効果は大きい。
域２２を省き、同領域がＰ型半導体基板２１そのもので
あっても電極２９とＰ型半導体基板２１との間の寄生容
量削減効果は大きい。
第５図は本発明の第５の実施例の模式的断面図である。
この実施例は、第４図の絶縁膜２５とほぼ同等の厚さの
絶縁膜４５ｔ−有するものであるが、絶縁膜４５の形成
方法が異なっており、またＮ型領域４２はエピタキシャ
ル層であり、それに隣接するＮ型領域４４はＮ型領域４
２エリも高７塁度のＮ型不純物を有する領域である。そ
れ以外の本発明に係わる本質的な機能は第４図のものと
同等である。
絶縁膜４５ｔ−有するものであるが、絶縁膜４５の形成
方法が異なっており、またＮ型領域４２はエピタキシャ
ル層であり、それに隣接するＮ型領域４４はＮ型領域４
２エリも高７塁度のＮ型不純物を有する領域である。そ
れ以外の本発明に係わる本質的な機能は第４図のものと
同等である。
すなわち第５図の４１．４６，４７，４８．４９は、そ
れぞｎそ几から２０を引いた第４図の２１゜２６．２７
，２８．２９に対応し、第４図の実施例と同様、電極４
９とＰ型半導体基板４１間に形成される寄生８Ｗ’ｒを
大幅に小さくすることができる。
れぞｎそ几から２０を引いた第４図の２１゜２６．２７
，２８．２９に対応し、第４図の実施例と同様、電極４
９とＰ型半導体基板４１間に形成される寄生８Ｗ’ｒを
大幅に小さくすることができる。
尚、以上の第２図〜第５図に於て説明した、外部から強
制的１ｃ電位が加えられない領域の電位は、いづ扛も詳
生容惜として作用するとき、その寄生容量両端の電圧の
容量分割にて定まることは言うまでもない。
制的１ｃ電位が加えられない領域の電位は、いづ扛も詳
生容惜として作用するとき、その寄生容量両端の電圧の
容量分割にて定まることは言うまでもない。
さて、以上では、本発明による容ｌを形成する′ｒ１１
ｍの一端と対半導体基板間に形成される寄生容度低減効
果を諸実流側で述べてキ友が、本発明のもう一つの特徴
は、もう−万〇省極とその上層配線との間に形成される
寄生容量削減のための方法を同時に提供することである
。すなわち多層配線で形成される集積回路テップに於て
、第１図の電極８，１２．第２図の電極１５，１２．第
４図の電極２８，２９．第５図の電極４８．４９の上部
に、当該電極と同電位でない配線を設置しないか、又は
設置する場合、当該各電極の上層配線層のうち、１層を
隔てｆｃ２層目以上の配線層にてそれを行うことにより
、上層配線との間に形成さｎる寄生容量を低減すること
ができる。
ｍの一端と対半導体基板間に形成される寄生容度低減効
果を諸実流側で述べてキ友が、本発明のもう一つの特徴
は、もう−万〇省極とその上層配線との間に形成される
寄生容量削減のための方法を同時に提供することである
。すなわち多層配線で形成される集積回路テップに於て
、第１図の電極８，１２．第２図の電極１５，１２．第
４図の電極２８，２９．第５図の電極４８．４９の上部
に、当該電極と同電位でない配線を設置しないか、又は
設置する場合、当該各電極の上層配線層のうち、１層を
隔てｆｃ２層目以上の配線層にてそれを行うことにより
、上層配線との間に形成さｎる寄生容量を低減すること
ができる。
第６図は本発明の第６の実施例の模式的断面図である。
この実施例は第４図に示す第４の実施例の構造に上述の
寄生容量低減の構造を加えたものである。
寄生容量低減の構造を加えたものである。
電極２８′を電極２８と同一層に同じ材料で形成し、そ
の上に絶縁膜３５を形成する。絶縁膜３５に開孔を設け
て、上層第１層目配線３６ｆ！：設け、電極２８．２８
’と接続する。更に、その上に絶縁膜３７を設けて開孔
し、上層第２層目配線３８゜３８′を形成する。配線３
８′は上層第１層目配線３６と接続する。−万、配線３
８は、容量を形成する電極２８の上部’に！い、従って
、そｎらの間に寄生容量Ｃ１６が伴わルるが、同容歇の
媒体は層間絶縁膜３５．及び３７の２層！Ｓ造になって
おり、従って蚕生容黴Ｃ１６を小ぜく抑えている。同媒
体部絶縁膜層が、更に上層間絶縁膜ｔ？積むことで厚く
なれば更にそれだけ寄生容量が不埒くなることは明白で
あり、又、上層第２層目配線３８゜あるいは更にその上
層の配線が電極２８．２９上を覆っていなければ、実質
的に容量Ｃ１６が消滅することも明らかである。
の上に絶縁膜３５を形成する。絶縁膜３５に開孔を設け
て、上層第１層目配線３６ｆ！：設け、電極２８．２８
’と接続する。更に、その上に絶縁膜３７を設けて開孔
し、上層第２層目配線３８゜３８′を形成する。配線３
８′は上層第１層目配線３６と接続する。−万、配線３
８は、容量を形成する電極２８の上部’に！い、従って
、そｎらの間に寄生容量Ｃ１６が伴わルるが、同容歇の
媒体は層間絶縁膜３５．及び３７の２層！Ｓ造になって
おり、従って蚕生容黴Ｃ１６を小ぜく抑えている。同媒
体部絶縁膜層が、更に上層間絶縁膜ｔ？積むことで厚く
なれば更にそれだけ寄生容量が不埒くなることは明白で
あり、又、上層第２層目配線３８゜あるいは更にその上
層の配線が電極２８．２９上を覆っていなければ、実質
的に容量Ｃ１６が消滅することも明らかである。
（発明の効果）
以上説明したように、本発明によれば、寄生容量の小路
い容量素子が得られ、集積回路に於て従来以上に容量素
子の適用範囲を広めることができる効果が得らｎる。
い容量素子が得られ、集積回路に於て従来以上に容量素
子の適用範囲を広めることができる効果が得らｎる。
第１図乃至第６図は本発明の第１乃至第６の実施例の模
式的断面図、第７図（ａ） 、 ｆｂ）は従来の半導体
装置の容量素子の一例の模式的断面図及びその等価回路
図、第８図は従来のＴＬ 回路の一例の回路図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ型埋
込み層、３・・・・・・Ｎ型領域、４・・・・・・Ｐ型
分離層、５・・・・・・Ｐ型領域へ ６・・・・・・Ｎ
型領域、７・・・・・・絶縁膜、８・・・・・・電極、
９，１０．１１・・・・・・端子、１２・・・・・・電
極、１３゜１４・・・・・・絶縁膜、１５・・・・・・
電極、２１・・・・・・Ｐ型半導体基板、２２・・・・
・・Ｎ型領域、２４・・・・・・Ｎ型領域、２５・・・
・・・絶縁膜、２６・・・・・・電極、２７・・・・・
・絶縁膜、２８．２８’ 、２９・・・・・・電極、
３５．３６・・・・・・上層第１層目配線、３７・・・
・・・絶縁膜、３８．３８’・・・・・・上層第２層目
配線、４１・・・・・・Ｐ型半導体基板、４２・・・・
・・Ｎ型領域、４４・・・・・・Ｎ型領域、４５・・・
・・・絶縁膜、４６・・・・・・電極、４７・・・・・
・絶縁膜、４８゜４９・・・・・・電極、０１〜Ｃ１６
・・・・・・容量、Ｄ・・・・・・ダイオード。 第１図 竿ｚＴｉｆ 年３田 ￥４図 栢左旧 卆 ２ 列
式的断面図、第７図（ａ） 、 ｆｂ）は従来の半導体
装置の容量素子の一例の模式的断面図及びその等価回路
図、第８図は従来のＴＬ 回路の一例の回路図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・Ｎ型埋
込み層、３・・・・・・Ｎ型領域、４・・・・・・Ｐ型
分離層、５・・・・・・Ｐ型領域へ ６・・・・・・Ｎ
型領域、７・・・・・・絶縁膜、８・・・・・・電極、
９，１０．１１・・・・・・端子、１２・・・・・・電
極、１３゜１４・・・・・・絶縁膜、１５・・・・・・
電極、２１・・・・・・Ｐ型半導体基板、２２・・・・
・・Ｎ型領域、２４・・・・・・Ｎ型領域、２５・・・
・・・絶縁膜、２６・・・・・・電極、２７・・・・・
・絶縁膜、２８．２８’ 、２９・・・・・・電極、
３５．３６・・・・・・上層第１層目配線、３７・・・
・・・絶縁膜、３８．３８’・・・・・・上層第２層目
配線、４１・・・・・・Ｐ型半導体基板、４２・・・・
・・Ｎ型領域、４４・・・・・・Ｎ型領域、４５・・・
・・・絶縁膜、４６・・・・・・電極、４７・・・・・
・絶縁膜、４８゜４９・・・・・・電極、０１〜Ｃ１６
・・・・・・容量、Ｄ・・・・・・ダイオード。 第１図 竿ｚＴｉｆ 年３田 ￥４図 栢左旧 卆 ２ 列
Claims (2)
- （１）一導通型半導体基板に少くとも一つの反対導電型
領域を設けて形成される容量素子を有する集積回路装置
において、前記容量素子の電極対の少くとも一方の電極
と前記半導体基板との間に、導電系の接続による電位が
印加されない領域が配置されていることを特徴とする集
積回路装置。 - （２）容量素子の電極の上層に該電極の上層第１層目配
線が存在しない特許請求の範囲第（１）項記載の集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206542A JPS6184048A (ja) | 1984-10-02 | 1984-10-02 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59206542A JPS6184048A (ja) | 1984-10-02 | 1984-10-02 | 集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6184048A true JPS6184048A (ja) | 1986-04-28 |
Family
ID=16525101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59206542A Pending JPS6184048A (ja) | 1984-10-02 | 1984-10-02 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6184048A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7557428B2 (en) | 2005-01-18 | 2009-07-07 | Kawasaki Microelectronics, Inc. | Semiconductor integrated circuit having a reduced parasitic capacitance and short start-up time |
| CN101866919A (zh) * | 2009-04-15 | 2010-10-20 | 中国台湾积体电路制造股份有限公司 | 集成电路结构 |
| JP2013546237A (ja) * | 2010-10-15 | 2013-12-26 | ザイリンクス インコーポレイテッド | 集積回路における同調可能な共振回路 |
-
1984
- 1984-10-02 JP JP59206542A patent/JPS6184048A/ja active Pending
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