JPH03214949A - ディジタルクロスコネクト装置の信号経路検証方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要】 ディジタルクロスコネクト装置において信号経路の検証
を行うためのディジタルクロスコネクト装置の信号経路
検証方式に関し， 信号経路検証を正確かつ高速に行うことを可能にし．さ
らにマイクロコンピュータ等の装置内プロセッサにかか
る負担も軽減できるようにすることを目的とし， 伝送路信号を受信して仮想群フレームフォーマット構成
のＶＴ信号に変換する受信インタフェース部と．受信イ
ンタフェース部からのＶＴ信号をクロスコネクトするス
イッチ部と．スイッチ部からのＶＴ信号を伝送路信号に
変換して出力する送信インタフェース部とを備えたディ
ジタルクロスコネクト装置において．受信インタフェー
ス部で，ＶＴ信号中の未定式のＶＴパスオーバーヘッド
部に信号経路検証情報が挿入され，送信側インタフェー
ス部で．この信号経路検証情報を検出することにより．
信号経路の検証が行われるように構成される。

［産業上の利用分野］ 本発明はディジタルクロスコネクト装置において信号経
路の検証を行うためのディジタルクロスコネクト装置の
信号経路検証方式に関する。

ディジタルクロスコネクト装置は．一般にＤＳ１信号レ
ベルで数百チャネルから数千チャネル程度以上の信号を
任意にクロスコネクトする装置である。このディジタル
クロスコネクト装置においては，装置保守のために，ク
ロスコネクト制御情報と実際に行われたクロスコネクト
状態とが一致しているか否かを確認する必要があり．こ
の検証は正確かつ高速に行えることが必要とされている
。

［従来の技術］ 第７図には，ＡＳＹＮＣ−ＤＳ３，ＤＳ２，ＤＳＩＣ．
ＤＳ１等の各種伝送路信号を終端する従来のディジタル
クロスコネクト装置の概略構成が示される．第７図にお
いて，５１は伝送路信号を受信して装置内フレームに変
換する受信インタフェース部，５２は受信インタフェー
ス５ｌからの出力信号をクロスコネクトするスイッチ部
．５３はスイッチ部５２でクロスコネクト後の信号を伝
送路信号に変換して送信する送信インタフェース部．５
４はスイッチ部５２の制御を行うクロスコネクト制御部
である． このディジタルクロスコネクト装置では．装置内信号処
理用フレーム構成として．第８図に示されるようなフレ
ームフオーマトが用いられる．図中，φｌはＤＳＬ信号
の入力＃ｌを示すタイムスロット，ＦＯおよびＦｌはフ
レーム同期信号．Ｃｉはスタッフ制御信号，Ｖｌはスタ
ッフ用タイムスロットを示す． このような従来のディジタルクロスコネクト装置では．
装置内信号レートは１．５７６Ｍｂｐｓが基本となって
おり，第８図に示すフレーム構成による場合には，ＤＳ
Ｉ信号速度の変動は１．５４１３Ｍ１｛ｚから１．５５
１２２ＭＨｚまでをカバーすることが可能であり．スタ
ッフ率は約５／ｌ８程度となっている。

ここで，クロスコネクト制御情報と実際のクロスコネク
ト状態との一致を確認する従来の信号経路検証方式は．
第８図フレーム中のスタッフ用タイムスロットＶｌを使
用しつつ，第９図の手順に従って行われている。

すなわち．受信インタフェース部５ｌにおいて．普段は
Ｖｌビットがスタッフビットの場合．全チャネルについ
てこのＶｌビットに“０゛値をセットすることとし，あ
るチャネルについてバスチェック（信号経路検証）を行
おうとする場合には，クロスコネクト制御部５４中めマ
イクロコンピュータの命令により，そのチェックを行う
チャネルのＶ１ビットのみに“ｌ”値をセットするよう
にし．他のチャネルのＶ１ビットは“Ｏ“値とする。

これらの信号はスイッチ部５２でクロスコネクトされて
送信インタフェース部５３に入力される。これを受けた
送信インタフェース５３では，入力された信号中のＶｌ
ビットを監視する。これらの送信インタフェース部５３
はマイクロコンピュータからクロスコネクト制御情報を
あらかじめ通知されており，よってこのクロスコネクト
制御情報と受信信号中のＶｌビット情報から得られた実
際のクロスコネクト状態とを比較することで．各送信イ
ンタフェース部５３は．スイッチ部５２でのクロスコネ
クト処理が正常に行われたか否かを検証することができ
る．この検証結果は．各送信インタフェース部５３から
マイクロコンピュータに通知される。

［発明が解決しようとする課題］ 以上の信号経路検証は．各チャネル毎に，すなわち１チ
ャネルずつ順次に行われるものであるため，例えば２０
００チャネル以上を有するようなシステムでは．全チャ
ネルのパスチェックを行うために必要な時間がかなり長
くなる。特にパスチェックに用いるスタッフ用ビットｖ
１は常に存在しているとは限らないため．バスチェック
はこのスタッフ用ビットｖ１が生じるまで待たねばなら
ないので，パスチェックの時間がさらに長くなることに
なる． またマイクロコンピュータは，パスチェックにあたって
は．受信インタフェース部５ｌに対してＶｌビットに“
１”をセットするためのアクセスと，送信インタフェー
ス部５３の検証結果の通知を受けるためのアクセスを行
うので．チャネルインタフェース部へのアクセスが最低
二度以上必要となり，しかもこのアクセスを全チャネル
について繰り返し行うことになるので，マイクロコンピ
ュータへの処理負担はかなり大きなものとなる． さらに．パスチェックにあたってのチェック用情報ビッ
トはＶｌビットに設定される１ビットの情報のみである
ため．このＶｌビットにエラー等が発生した場合には正
確なチェックが行えず．したがってバスチェックの信頼
性が低いものとなっている． したがって本発明の目的は，信号経路検証を正確かつ高
速に行うことを可能にし．さらにマイクロコンピュータ
等の装置内プロセッサにかかる負担も軽減できるように
することにある．［課題を解決するための手段］ 第１図は本発明に係る原理説明図である．本発明に係る
ディジタルクロスコネクト装置の信号経路検証方法は．
伝送路信号を受信して仮想群フレームフォーマット構成
のＶＴ信号に変換する受信インタフェース部６１と，受
信インタフェース部６１からのＶＴ信号をクロスコネク
トするスイッチ部６２と，スイッチ部６２からのＶＴ信
号を伝送路信号に変換して出力する送信インタフェース
部６３とを備えたディジタルクロスコネクト装置におい
て．受信インタフェース部６１で．ＶＴ信号中の未定義
のＶＴパスオーバーヘッド部に信号経路検証情報が挿入
され．送信側インタフェース部６３で．この信号経路検
証情報を検出することにより．信号経路の検証が行われ
るように構成されるものである． ［作用１ 本発明では．ディジタルクロスコネクト装置の装置内信
号処理用フレームフォーマットとして．Ｓ　Ｏ　Ｎ　Ｅ
　Ｔ　（Ｓｙｎｃｈｒｏｎｕｓ　Ｏｐｔｉｃａｌ　ＮＥ
Ｔｗｏｒｋｌで定義されているＶＴ（仮想群）フレーム
フォーマットを利用する。これにより，本発明に係るデ
ィジタルクロスコネクト装置は，ＡＳＹＮＣ−ＤＳ３，
ＤＳ２，ＤＳＩＣ．ＤＳ１等の従来の伝送路信号だけで
な＜．ＳＯＮＥＴ規格に合ったＯＣ信号（例えばＯＣＩ
，ＯＣ３．ＳＴＳ−１，ＶＴＩ．５等）もクロスコネク
トすることが可能になる． ＶＴフレームフォーマットは．第１図に示されるように
．Ｖｌ，Ｖ２，Ｖ３．Ｖ４の４つのＶＴパスオーバーヘ
ッド部と．それぞれがａバイトからなる４つのデータ部
とからなる．データ部のバイト数ａは，Ｖｌ．５信号で
はａ＝２６，ＶＴ２信号ではａ＝３５，ＶＴ３信号では
ａ＝５３，ＶＴ６信号ではａ＝１０７である。またＶＴ
パスオーバーヘッド部はＶｌ，Ｖ２バイトはその内容（
使用方法）が既に定義済であるが，Ｖ３，Ｖ４バイトは
まだ未定義である． そこで本発明では．この未定義のＶＴパスオーバーヘッ
ド部を利用して信号経路検証を行う．すなわち，受信イ
ンタフェース部６１において．各チャネル信号のこの未
定義のＶＴパスオーバーヘッド部■３またはＶ４に信号
経路検証情報を挿入し．スイッチ部６２でこれらの信号
をクロスコネクトする． 送信インタフェース部６３では．クロスコネクト後の信
号の未定義のＶＴパスオーバーヘッド部の内容を監視し
ており，この内容を，予めマイクロコンピュータから与
えられているクロスコネクト制御情報と比較し，それに
よりスイッチ部６２におけるクロスコネクト処理が正常
に行われたか否かの信号経路検証を行う． 信号経路検証情報が挿入されるＶＴパスオーバーヘッド
部としては．Ｖ３，Ｖ４の双方が利用可能であるが，Ｖ
４バイトに装置内でフレーム同期をとるための装置内フ
レーム同期信号が挿入されている場合には，Ｖ３バイト
を利用することが適当である。これはＶ３バイトは毎サ
イクル存在するとは限らないため，Ｖ３バイトをフレー
ム同期信号に利用した場合にはフレーム同期特性が劣化
することもあるのに対し．Ｖ３バイトを信号経路検証用
に利用しても，検証に大きな影響はないからである。

［実施例］ 以下，図面を参照して本発明の実施例を説明する。

第２図には，本発明の一実施例としての信号経路検証方
式を用いるディジタルクロスコネクト装置が示される。

第２図において．１は受信インタフェース回路であり．
この受信インタフェース回路には，データ入力として．
複数チャネルを含むＤＳＩ信号あルイはＳＯＮＥＴ−Ｖ
ＴＩ．５信号が入力される．かかる受信インタフェース
回路ｌが複数個備えられているものである． この受信インタフェース回路ｌは，速度変換部１１，Ｖ
３挿入部１２，Ｖ４７Ｌ，−ム挿入部ｌ３，ＩＤ挿入部
１４．パルス発生部１５等を含み構成されている。

速度変換部１１はデータ入力された伝送路信号を装置内
信号処理用フレームフォーマットであるＶＴフォーマッ
トに変換しつつ速度変換する回路である。■３挿入部ｌ
２はこの変換されたＶＴフォーマット中のｖ３バイトに
，ＩＤ挿入回路１４から与えられた信号経路検証情報と
してのバスＩＤコードを含むパスチェック用データ列を
逐次に挿入する回路である。Ｖ４フレーム挿入部ｌ３は
ＶＴフォーマット中のｖ４バイトに装置内でのＶＴフレ
ーム同期用のフレーム同期信号を挿入する回路である。

またパルス発生部１５は受信インタフェース回路ｉ内で
の各種タイミングクロックを発生する回路である。

これら受信インタフェース回路ｌからのＶＴ信号はスイ
ッチ回路２にそれぞれ入力される。このスイッチ回路２
は各チャ拳ルのＶＴ信号をクロスコネクトする機能を持
つ． スイッチ回路２でクロスコネクト後の各チャネルのＶＴ
信号は送信インタフェース回路３に入力される。この送
信インタフェース回路３は複数備えられており，それぞ
れは，Ｖ４フレーム検出部３１．Ｖ３検出部３２，速度
変換部３３，パルス発生部３４，ＩＤ同朋部３５，ＩＤ
比較部３６等を含み構成される。

ここで，Ｖ４フレーム検出部３ｌは受信したＶＴ信号中
の■４バイトのＶＴ用フレーム同期信号を検出する回路
．Ｖ３検出部３２はＶＴ信号中のｖ３バイトを検出する
回路．速度変換部３３はＶＴ信号を伝送路信号にフォー
マットおよび速度変換して出力する回路，パルス発生部
３４は送信インタフェース３内の各種タイミングクロッ
クを発生する回路，ＩＤ同朋部３５はＶ３検出部３２で
検出されたＶＴ信号中のＶ３バイトのパスチェック用デ
ータ列をそのデータ中に含まれたチェック用フレーム同
期信号により同期をとってバスＩＤコードを抽出する回
路，ＩＤ比較部３６はＩＤ同期部３５で険出されたパス
ＩＤコードをマイクロコンピュータから与えられたリフ
ァレンスＩＤコードと比較して検証結果ＥＲＲＯＲを出
力する回路である． 装置内で使用されるＶＴｌ．５のフレームフォーマット
が第３図に示される．第３図において，Ｖｌ，Ｖ２．Ｖ
３，Ｖ４（７）各バイトはＶＴパスオーバーヘッドバイ
ト（あるいはサービスバイト）である。またＩは情報部
，０は“０″′固定のオーバーヘッドピット部Ｉ　Ｃｔ
　，Ｃｚはスタッフ制御ビット部＋　Ｓｌ　＋　Ｓｔは
スタッフ用ビット部．Ｒはリザーブビット部である。

このＶＴフレームフォーマットにおいて，Ｖ１，Ｖ２バ
イトはその使用方法が既に定義済である．また．未定義
のｖ４バイトには，“１１１０１　０００”の固定パタ
ーンの装置内フレーム同期信号が挿入され．Ｖ３バイト
にはバスチェック用データが挿入される． このパスチェック用データの１例が第４図に示される・
そのフレーム構成はデータ長３２ビットとし．このうち
チェック用のフレーム識別Ｃフレーム同期）ビット数が
１８ビット．チャネル■Ｄデータが１４ビットとする。

この３２ビットのデータが８ビットずつ４バイトに区切
られて．それぞれが逐次に■３バイトに挿入されるもの
である。

この実施例装置による信号経路検証動作が第５図の流れ
図を参照しつつ以下に説明される．受信インタフェース
部ｌにＤＳＩ信号あるいはＶＴ１．５信号が受信される
と，この信号は速度変換部ｌ１でＶＴフォーマットのＶ
Ｔ信号に変換される。マイクロコンピュータは各チャネ
ルのＩＤコードをＩＤ挿入部ｌ４に書き込み（ステップ
Ｓ２）．パスチェックをスタートする《ステップＳ３）
。

まずｖ３挿入部ｌ２でＶＴ信号中の■３バイトに第４図
のバスチェック用データ列を挿入する（ステップＳ４）
。さらに，Ｖ４フレーム挿入部ｌ３でＶＴ信号中のＶ４
バイトに装置内ＶＴフレーム同期信号を挿入して．スイ
ッチ回路２に送出してクロスコネクトを行う． 送信インタフェース回路３では，受信ＶＴ信号中のｖ４
バイトに挿入されたＶＴフレーム同期信号をＶ４フレー
ム検出部３ｌで検出することにより受信されたＶＴ信号
のフレーム同期をとり，さらにＶ３検出部３２でフレー
ム同期後の受信信号中のｖ３バイトを検出する．１０同
期部３５はこの■３バイト中に含まれるパスＩＤコード
をパス識別フレームにより同期をとり．かつ適当な保護
段数を与えつつ検出し．このパスＩＤコードを■Ｄ比較
部３６に送る． ＩＤ比較部３６には．マイクロコンピュータからのクロ
スコネクト制御情報から得られるリファレンスＩＤコー
ドが書き込まれており，このリファレンスＩＤコードを
ＩＤ同期部３５から入力されたＩＤコードと比較し（ス
テップＳ５）．そレニヨり信号経路検証を行い．これら
のＩＤコードが合っているか否かにより．スイッチ回路
２におけるクロスコネクト処理にエラーがあったか否か
を判定する（ステップＳ６）・ その判定結果はラッチされてマイクロコンピュータに出
力される（ステップＳ７，Ｓ８）。

この処理がハードウェアによりチャネル毎に別々に行わ
れる．マイクロコンピュータはハードウェアがラッチし
ている検証結果データをポーリングによりモニタする（
ステップＳ９）． この実施例方式では．マイクロコンピュータは．受信イ
ンタフェース回路ｌにおいて，チャネルＩＤデータを含
むチェック用データをＩＤ挿入部ｌ４にチャネル別に１
度書き込めばよいものであるため．何度も繰り返しチェ
ックが行われる場合であっても．マイクロコンピュータ
から受信インタフェース回路１へのアクセス回数はその
ユニットの電源断等の障害がない限り一度で済むことに
なる． また送信インタフェース回路３においても．一度ＩＤ比
較部３６にリファレンスＩＤコードを書き込んでおけば
．クロスコネクトの変更（信号経路の変史）が発生した
り電源障害等がない限り．次にデータを書き込む必要が
なく．送信インタフェース回路３に対するアクセス回数
も一度とすることができる． さらにパスチェックは各送信インタフェース回路３で独
立にハードウエアによって行われており．マイクロコン
ピュータはこれらのハードウエア回路がラッチした判定
データをポーリングにより読み取るだけで信号経路検証
結果を取り込むことができる． これによりマイクロコンピュータの処理負担（処理ステ
ップ数）は従来方式に比べて格段に低減され．よって信
号経路検証に要する処理時間の大幅な短縮が図られる． また本実施例では．％ＪＴ信号中のｖ３バイト（８ビッ
ト）を用いてチェックデータを伝達するようにしたこと
で．バスチェックのための情報伝達量に余裕ができたた
め．チェックデータをフレーム同期信号付きチャネル■
Ｄデータ形式にすることが可能となる。このようなフレ
ーム同期信号付きのチャネルＴＤコードを用いてバスチ
ェックを行う場合には．送信インタフェース回路３側に
設けられるチェック部でフレーム同期をとりつつ適当な
保護段を設けてＩＤコードの検出を行えるようになるの
で，このチャネルＩＤコードのエラーを極めて少なくす
ることができ，よって正確な信号経路検証を行うことが
可能となる。

さらに，かかるフレーム同期信号付きチャネルＩＤデー
タを伝達する速度を，従来のようなスタッフビットを使
用して伝達する場合と，本発明方式による場合とで比較
すると，従来のようなスタッフビットを使用するような
場合では“ｌ”ビット当たりの周期が平均で７００μｓ
であるため，全データ長が３２ビット程度のフレーム同
期信号付きチャネルＩＤデータを送る場合．フレーム周
期が２２．４ｍｓかかつてしまうが，本発明方式では，
同じ３２ビット中のデータでもフレーム周期は２ｍｓ程
で済むことになる。

第６図には．本発明によるディジタルクロスコネクト装
置のチャネルインタフェース回路の全体構成例が一層詳
細かつ具体的に示される．この実施例は．受信インタフ
ェース回路と送信インタフェース回路を一つのユニット
に組み込んだものであり．ユニット内の各ブロックはそ
れぞれ以下のような機能を持つ． ＬＢ制御ブロック１０１は主に．ローカル・ループバッ
クおよびセルフチェック・ループバックを行う．また．
出力データの制御を行う．ＤＥＣブロック１０２にはユ
ニボーラにて入力されたＢ８ＺＳ符号又はＡＭＩのデー
タをデコードしてＮＲＺデータに変換する． ＢＰＶ検出ブロック１０３はユニボーラ・データを監視
し，バイボーラ符号則に合わないパターンを検出出力す
る． ＩＮ　　ＤＯＷＮ検出ブロック１０４は入力データ，入
カクロックを監視し，ｌ７５±７５ビットのパルスなし
な検出する． ＡＩＳ制御ブロック１０５はＩＮ　　ＤＯＷＮ検出ブロ
ック１０４にて人力断が検出された場合に，メモリブロ
ック１０．６への出力データを切り換える． メモリブロック１０６はＲ側入力データをＤＡＸ装置内
クロックに位相同期，速度変換を行う。

ＤＰＣブロック１０７はＲ側メモリブロック１０６の位
相を監視し，スタッフ要求制御を行う。

スタッフ制御ブロック１０８はＤＰＣブロックより出力
されたスタッフ要求に基づいてスタッフ制御を行う。

ＭＲＣＫ発生ブロック１０９はメモリブロック１０６か
らデータを読み出すためのクロックを作成する。

Ｓ／Ｐ制御ブロック１１０はメモリブロック１０６より
読み出されたデータを次段以降のデータ処理に適した８
ビットパラレル・データに変換する。

ＩＤ発生ブロックｔｔｉはマイクロコンピュータより入
力されたバスＩＤをパスＩＤフォーマットに変換する。

■３発生ブロック１１２はＩＤ発生ブロック１１ｌにて
作られたチェック用データを８ビットに区分してｖ３バ
イトに挿入する。

Ｖｌ，Ｖ２発生ブ（］ック１１３はＶ１．Ｖ２／”Ｃイ
トにＮＤＦ，ＶＴサイズ，１０ビットポインタを挿入す
る． ■４発生ブロック１１４はｖ４バイトにフレーム同期パ
ターンを挿入する． ■５発生ブロック１１５はｖ５バイトにＢＩＰ−２カウ
ントブロックにて演算した結果等を挿入する． ＯＨＢ挿入・マスクブロック１１６はＶｔ．Ｖ２．Ｖ３
，Ｖ４バイト及びｖ５バイト，Ｒビット．０ビット等の
余剰ビット，サービスビット等の挿入及びマスクを行い
ＶＴフォーマット化されたデータを作成する。

Ｂ　Ｔ　Ｐ−２カウンタＲブロックｌ１７はＶＴデータ
中のＶｌ．Ｖ２，Ｖ３，Ｖ４バイトを除いたデータにつ
いてパリティーカウントを行う。

Ｐ／Ｓ変換ブロック１１８は内部処理ブロック用パラレ
ルデータなシリアルデータに変換する。

ＳＥＬＦ制御ブロック１１９はセルフチェック時のルー
プバックを行う． ＰＧＲブロック１２０は受信側ＶＴフォーマット変換ブ
ロックにて使用される各ｌパルスの作成を行う。

Ｖ４検出ブロック１２１はスイッチを通した後のデータ
中より■４バイトに挿入したフレーム同期パターンを検
出する。

同期保護ブロック１２２は同期保護を行う。

Ｓ／Ｐ変換ブロック１２３は内部処理を８ビットパラレ
ルで行うため，入力シリアルデータを８ビットパラレル
データに変換する。

ＰＧＳブロック１２４は送信側ＶＴフォーマット変換ブ
ロックにて使用される各種パルスの作成を行う． Ｖｌ，Ｖ２ドロップブロック１２５は送信側入力データ
中からＶｌ，Ｖ２バイトを検出，出力する。

ポインタ検出ブロック１２６はＶｌ，Ｖ２バイト中の１
０ビットポインタを検出し．スタッフ制御等を行う． Ｖ３ドロップブロック１２７は■３バイトの検出．出力
を行う． ＩＤ検出ブロック１２８はＶ３バイトに挿入されたバス
チェックデータを受け，同期をとりバスＩＤを出力する
． ＩＤ比較ブロック１２９はＩＤ検出ブロックｌ２８にて
検出．出力されたパスＩＤと，マイクロコンピュータよ
り書き込まれたリファレンスバスＩＤとの比較を行いエ
ラー判定する． Ｂ　Ｉ　Ｐ−２カウントＳブロ−／ク１３０はＶｌ．Ｖ
２．Ｖ３，Ｖ４を除いたＶＴデータのパリティーカウン
トを行う。

ＢＩＴスタッフ制御ブロック１３１Ｇ．ｔＶＴデータ中
のＣＩ，Ｃ２ビットを監視し．３ビットを多数決判定に
よりＳｔ，Ｓ２ビットの制御を行う。

ＯＨＢｌ’ＯッププｃＪッ’）１３２はＶｌ，Ｖ２，Ｖ
３，Ｖ４を除いたＶＴデータから■５バイト等のオーバ
ーヘッドバイトを検出．出力する。

Ｖ５　（Ｂ　Ｉ　Ｐ−２）ドロップブロック１３３は０
｝ＩＢドロップブロック１３２にて出力されたＶ５バイ
トからＢ　Ｉ　Ｐ−２データを検出．出力する． Ｂ　Ｉ　Ｐ−２比較ブロック１３４はＶ５（ＢＩＰ−２
）ドロップブロック１３３にて出力されたＢＩＰ−２デ
ータとＢＩＰ−２カウントＳブロック１３０にて演算さ
れた結果を比較判定する．ＭＷＣＫ発生ブロック１３５
はＳ側メモリブロック１３７にＤＳＩデータを書き込む
ためのクロックを作成する。

ＭＰＧ　　Ｓ　　ブロック１３６はＶ５バイトを先Ｓ側
メモリブロック１３７はｖｔｘ．ｓレートのデータをＤ
ＳＩレートに速度変換する。

ＤＰＬＬブロック１３８はＳ側メモリブロック１３７内
の書き込みと読み出しタイミングを監視し．位相がすれ
違わないようディジタル的にクロックを発生する． ＤＳＩデータ選択ブロック１３９はＤＳＩ出力データの
選択を行う。

ＣＯＤブロック１４０はＮＲＺデータをユニボーラデー
タに変換する（設定によりＡＭＩとＢ８ＺＳ符号が選択
可能）． マイコンインタフェースブロック１４１はマイクロコン
ピュータとインタフェースを行い．各種設定・モニター
を行う． ＴＩＭ　　ＤＩＶブ０−／ク１４１はＬＳＩ内部におけ
る各種アラーム検出用タイマーを作成する。

【発明の効果］ 以上に説明したように．本発明によれば．ディジタルク
ロスコネクト装置内の信号経路の確認，検証を高速かつ
確実に行えるようになる。また．装置の拡張に対しても
マイクロコンピュータ等の装置内プロセッサの処理負担
を大幅に増大させることなく即対応可能となる・ さらに，本発明では装置内信号処理フレームフォーマッ
トとしてＶＴフォーマットを使用しているので，従来の
ＡＳＹＮＣ−ＤＳ３．ＤＳ２，ＤＳＩＣ．ＤＳ１等の伝
送路信号を終端できるだけでな＜，ＳＯＮＥＴ規格にあ
ったＶＴｌ．５信号等も終端することが可能になる．

【図面の簡単な説明】

第１図は本発明に係る原理説明図， 第２図は本発明の一実施例としての信号経路検証方式を
用いたディジタルクロスコネクト装置を示すブロック図
， 第３図は実施例装置で使用されるＳＯＮＥＴ−ＶＴフレ
ームフォーマットを示す図． 第４図は実施例装置で使用されるバスチェック用データ
のフレームフォーマットを示す図．第５図は実施例装置
における信号経路検証の処理手順を示す流れ図， 第６図はチャネルインタフェース回路の全体的な構成を
さらに詳細に示したブロック図．第７図はディジタルク
ロスコネクト装置の概略構成を示す流れ図． 第８図は従来のディジタルクロスコネクト装置内で信号
処理用に使用するフレームフォーマットを示す図．およ
び． 第９図は従来の信号経路検証の処理手順を示す流れ図で
ある． 図において， ｌ・・・受信インタフェース回路 ２・・・スイッチ回路 ３・・・送信インタフェース回路 １１．３３−・・速度変換部 ｌ２・・・■３挿入部 １３・・・■４フレーム挿入部 ｌ４・・・ＩＤ挿入部 １５．３４・・・パルス発生部 ３ｌ・・・Ｖ４フレーム検出部 ３２・・・ｖ３検出部 ３５・・・ＩＤ同期部 ３６・・・　Ｉ Ｄ比較部 ７ト苓ト日月にイＦろ力？一天甲一名剣１日月　図第１
図 ＭＳＢ ＬＳＢ 第３ 図 丈施イ川灰エ／ｌ信号級語秩証９処理手１１良第５ 図 名先来のデ゛イジ゛／７１レクロスコネクト旺第７図

Claims (1)

1. 【特許請求の範囲】 伝送路信号を受信して仮想群フレームフォーマット構成
   の仮想群信号（ＶＴ）に変換する受信インタフェース部
   （６１）と、 該受信インタフェース部（６１）からの仮想群信号（Ｖ
   Ｔ）をクロスコネクトするスイッチ部（６２）と、 該スイッチ部（６２）からの仮想群信号（ＶＴ）を伝送
   路信号に変換して出力する送信インタフェース部（６３
   ）とを備えたディジタルクロスコネクト装置において、 該受信インタフェース部（６１）で、仮想群信号（ＶＴ
   ）中の未定義のパスオーバーヘッド部に信号経路検証情
   報が挿入され、 該送信側インタフェース部（６３）で、この信号経路検
   証情報を検出することにより、信号経路の検証が行われ
   るように構成されたことを特徴とするディジタルクロス
   コネクト装置の信号経路検証方式。