JPH03214998A - ディジタルクロスコネクト装置の装置内信号処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 各種の伝送路信号を終端してクロスコネクトを行うディ
ジタルクロスコネクト装置において装置内フレーム位相
の同期をとる装置内信号処理方式に関し， システム立上げ時の装置内フレーム位相調整等の煩わし
い調整手順を不要にし，またハードウエア規模も縮小可
能にすることを目的とし，伝送路信号を受信して仮想群
フレームフォーマット構成のＶＴ信号に変換する受信イ
ンタフェース部と，受信インタフェース部からのＶＴ信
号をクロスコネクトするスイッチ部と，スイッチ部から
のＶＴ信号を伝送路信号に変換して出力する送信インタ
フェース部とを備えたディジタルクロスコネクト装置に
おいて，受信インタフエ−ス部でＶＴ信号中の未定義の
ＶＴパスオーバヘッド部に装置内フレーム同期信号が挿
入され．この装置内フレーム同期信号により装置内でＶ
Ｔ信号のフレーム同期が行われるように構成されたこと
を特徴とする。

［産業上の利用分野］ 本発明は，各種の伝送路信号を終端して，装置内信号処
理用フレーム構成としてＳＯＮＥＴ−ＶＴフォーマット
を使用しつつ，クロスコネクトを行うディジタルクロス
コネクト装置に関し，特にこのディジタルクロスコネク
ト装置において装置内フレーム位相の同期をとる装置内
信号処理方式に関する。

近年．北米においてはＳ　Ｏ　Ｎ　Ｅ　Ｔ　（　Ｓｙｎ
ｃｈｒｏ−ｎｏｕｓ　Ｏｐｔｉｃａｌ　ＮＥＴｗｏｒｋ
）規格が新し《規定され，このため従来のＡＳＹＮＣ−
ＤＳ３，ＤＳ２，ＤＳＩＣ．ＤＳ１等の伝送路信号だけ
でなく．この新しい規格に合った信号（例えばＱＣ−１
，ＯＣ−３等）もクロスコネクトすることのできるディ
ジタルクロスコネクト装置が要求されている。このよう
なディジタルクロスコネクト装置においては．装置内信
号処理用フレーム構成にＳＯＮＥＴ−ＶＴフォーマット
が使用された場合，このフォーマットにはフレーム同期
信号が用意されていないので，装置内でフレーム同期を
とることができる信号処理方式が必要とされている。

［従来の技術］ 第５図には，ＡＳＹＮＣ−ＤＳ３．ＤＳ２，ＤＳＩＣ．
ＤＳ１等の従来の伝送路信号のみを終端するディジタル
クロスコネクト装置の概略構成が示される。第５図にお
いて，５１はＡＳＹＮＣ−ＤＳ３，ＤＳ２，ＤＳＩＣ，
ＤＳ１等の伝送路信号を受信して装置内フレームに変換
する受信インタフェース部，５２は受信インタフェース
部５１からの出力信号をクロスコネクトするスイッチ部
．５３はスイッチ部５２でクロスコネクト後の信号を伝
送路信号に変換して送信する送信インタフェース部，５
４はスイッチ部５２の制御を行うクロスコネクト制御部
である。

この装置では，装置内信号処理用フレーム構成としては
，第６図に示されるようなフレームフォーマットが使用
される。図中，φｌはＤＳＩ信号の人力＃ｌを示すタイ
ムスロット，ＦＯおよびＦｌはフレーム同期信号，Ｃｉ
はスタッフ制御信号，Ｖｌはスタッフ用タイムスロット
を示す。

ところで，新たに規定されたＳＯＮＥＴのＯＣ信号をこ
の従来の装置内フレームフォーマットで終端しようとし
た場合，この従来の装置内フレームの持つ伝送容量はＯ
Ｃ信号を直接処理するだけの容量を持っていないため，
このＯＣ信号を終端することができない。

このため従来のＡＳＹＮＣ−ＤＳ３，ＤＳ２．ＤＳＩＣ
．ＤＳ１等の伝送路信号だけでな《．新規ＳＯＮＥＴ規
格のＯＣ信号をも終端するためには，装置内フレームフ
ォーマットとして新たなフォーマットが必要となり，こ
れにはＳＯＮＥＴ−ＶＴフォーマットを使用することが
できる。

このＶＴフォーマットを内部フレームに使用することで
，ＯＣレベル信号に挿入されたＶＴｌ．５信号およびＳ
ＴＳ−　１信号またはＤＳ３信号を終端することなくそ
のままクロスコネクトすることができ，またＶＴｌ．５
を終端する場合にはＶ１．Ｖ２，Ｖ３，Ｖ４バイトを内
部フレームに置き換えるだけで簡単に変換することがで
きる利点がある。

ところが，このＶＴフォーマットには，フレーム識別パ
ターン（フレーム同期パターン）が用意されておらず，
このため．受信インタフェース部５ｌから出力される各
チャネルのＶＴフォーマット構成の信号（以下，ＶＴ信
号と称する）が装置内で伝送遅延等のために位相差を生
じた場合，スイッチ部５２あるいは送信インタフェース
部５３での信号処理が正常に行えなくなる。

この各チャネル信号の伝送遅延は．例えば第７図に示さ
れるように，ディジタルクロスコネクト装置を一つの架
に組み込んだ場合における各チャネルの送受信インタフ
ェース部の配置位置，あるいは一つの建物内に分散配置
した場合における各チャネルの送受信インタフェース部
の配置位置などにより生じる伝送路長の相違によって発
生するものであり，避けられないものであるので，これ
に対して何らかの対策が必要となる。

この対策として，第８図に示されるような位相吸収手段
を用いる方式が提案される。すなわち．スイッチ部５２
から全部の送受信兼用インタフェース部５５に対して全
チャネル共通のリファレンス・タイミング信号を与える
ようにし，またスイッチ部５２の入出力側に位相吸収手
段５６を設けるようにした方式である。

この方式では．第９図に示されるように．スイッチ部５
２から出力されるリファレンス・タイミング信号に応答
して各インタフェース部５５の受信部が自チャネルの受
信信号を送出する。この各チャネルの信号は伝送路長の
相違により位相吸収手段５６に入力される時点で１ビッ
トあるいはそれ以上の位相ずれを生じるが，位相吸収手
段５４はこの位相ずれがな《なるように各チャネル毎に
位相を調整してスイッチ部５２に入力される信号がすべ
て同位相になるようにしている。

さらに，スイッチ部５２によりクロスコネクト処理され
た信号は同様にリファレンス・タイミング信号により各
インタフェース部５５の送信部に送られるが．ここでも
同様な位相ずれが起きるため，位相吸収手段５６により
リファレンス・タイミングとの位相合わせを行っている
。

［発明が解決しようとする課題］ 上述の位相吸収手段による方式の場合．インタフェース
部の設置位置等の条件が種々のシステム毎に異なるため
，各システム毎にそのシステムの立上げ時に，位相吸収
手段の設定量を現地にて調整することが必要となる。

このため，システム設置時の設定手順が増加するうえ，
このタイミング調整は調整が微妙であるため難し《，ま
た専門知識が必要とされる。さらにこの位相吸収手段が
装置のハードウエア規模を大きくする原因ともなってい
る。

したがって本発明の目的は，装置内信号処理用フレーム
構成としてＳＯＮＥＴ−ＶＴフォーマットを用いたディ
ジタルクロスコネクト装置において，システム立上げ時
の装置内フレーム位相調整等の煩わしい調整手順を不要
にし，またハードウェア規模も縮小することができる装
置内信号処理方式を提供することにある。

［課題を解決するための手段］ 第１図は本発明に係る原理説明図である。

本発明に係るディジタルクロスコネクト装置の装置内信
号処理方式は，伝送路信号を受信して仮想群フレームフ
ォーマット構成のＶＴ（仮想群）信号に変換する受信イ
ンタフェース部６１と，受信インタフェース部６１から
のＶＴ信号をクロスコネクトするスイッチ部６２と，ス
イッチ部６２からのＶＴ信号を伝送路信号に変換して出
力する送信インタフェース部６３とを備えたディジタル
クロスコネクト装置において，受信インタフエース部６
１でＶＴ信号中の未定義のＶＴパスオーバヘッド部に装
置内フレーム同期信号が挿入され，この装置内フレーム
同期信号により装置内でＶＴ信号のフレーム同期が行わ
れるように構成されたものである。

［作用］ ＳＯＮＥＴで使用されるＶＴ（仮想群）フレームフォー
マットは，第１図に示されるように，Ｖ１，Ｖ２，Ｖ３
，Ｖ４（７）４つのＶＴパスオーバヘッド部と，それぞ
れがａバイトからなる４つのデータ部とからなる。デー
タ部のバイト数ａは，ＶＴＩ．５信号ではａ＝２６．Ｖ
Ｔ２信号ではａ＝３５，ＶＴ３信号ではａ＝５３，ＶＴ
６信号ではａ＝１０７である。ＶＴパスオーバヘッド部
はＶｌ，Ｖ２バイトはその内容が既に定義済であるが，
Ｖ３，Ｖ４バイトはまだ未定義である。

本発明では，受信インタフェース部６１にて，ＶＴ信号
に変換された各チャネルの未定義ＶＴパスオーバヘッド
部に，装置内フレーム同期用のフレーム同期信号を同期
信号挿入千段６４により挿入する。これにより装置内の
ＶＴ信号はチャネル毎にタイミングを持つことになるの
で，従来のような全チャネル共通のリファレンス・タイ
ミング信号が不要となる。

ディジタルクロスコネクト装置内の各部は．この未定義
のＶＴパスオーバヘッド部に挿入された装置内フレーム
同期信号を検出してフレーム同期をとって信号処理を行
う。例えば送信インタフェース部６３はこの装置内フレ
ーム同期信号によって，スイッチ部６２でクロスコネク
ト後の各チャネルのＶＴ信号のフレーム位相を合わせ，
これらの信号を多重化等により伝送路信号に変換して送
信する。

装置内フレーム同期信号が挿入されるＶＴパスオーバヘ
ッド部としては，Ｖ３，Ｖ４バイトの双方が利用可能で
あるが，Ｖ４バイトを用いた方がより適切である。これ
はｖ３バイトは毎サイクル存在するとは限らないため．
Ｖ３バイトをフレーム同期信号用に利用した場合にはフ
レーム同期特性が劣るからである。

［実施例］ 以下，図面を参照して本発明の実施例を説明する。

本発明の一実施例としての装置内信号処理方式を用いる
ディジタルクロスコネクト装置が第２図に示される。第
２図において，■は受信インタフェース回路であり，複
数チャネルを含むＤＳＬ信号が入力され，このＤＳＩ信
号をＶＴ信号に変換して出力する機能を持つ。かがる受
信インタフェース回路１が複数備えられている。

この受信インタフェース回路ｌは，人力された伝送路信
号例えばＤＳＩ信号を装置内信号処理用フレームフォー
マットであるＶＴフォーマットに変換するＶＴフォーマ
ット作成部１　１，　ＶＴフォーマット作成部１ｌで作
成されたＶＴフォーマット中のｖ４バイトにフレーム同
期信号を挿入する■４フレーム挿入部，受信インタフェ
ース部ｌ内の各種タイミングクロックを発生するパルス
発生部１３等を含み構成される。

これら受信インタフェース部１からのＶＴ信号はスイッ
チ回路２にそれぞれ入力される。このスイッチ回路２は
各チャネルのＶＴ信号をクロスコネクトする機能を持つ
。

スイッチ回路２でクロスコネクト後の各チャネルのＶＴ
信号は送信インタフェース回路３に入力される。かかる
送信インタフェース回路が複数備えられている。この送
信インタフェース回路３は．入力されたＶＴ信号中のｖ
４バイト部分から装置内フレーム同期信号を抽出する■
４同期検出部３１，このフレーム同期信号に基づいてフ
レーム同期を行って人力ＶＴ信号を伝送路信号（例えば
ＤＳＩ）に変換するＶＴ／ＤＳＩ変換部３２，送信イン
タフェース部３内の各種タイミングクロツクを尭生する
パルス発生部３３等を含み構成される。

装置内で使用されるＶＴＩ．５のフレームフォーマット
が第３図に示される。図において，Ｖｌ．Ｖ２，Ｖ３．
Ｖ４（７）各バイトはＶＴパスオーバーヘッドバイト（
あるいはサービスバイト）である。またＩは情報部，０
は“０″′固定のオーバーヘッド部．Ｃ，，Ｃ２，はス
タッフ制御ビット部，Ｓ．．Ｓ２はスタッフビット部，
Ｒはリザーブ部である。

このＶＴフレームフォーマットにおいて．Ｖ１，ｖ２の
バイトの内容は定義済であり，また未定義のＶ４バイト
には゜’ｌ　１　１０１０００−の固定パターンの装置
内フレーム同期信号が挿入され，Ｖ３バイトにはパスチ
ェック用データが挿入される。

以下，この実施例装置の動作が説明される。

伝送路信号として例えばＤＳＬ信号が受信インタフェー
ス回路１に入力されると，このＤＳＬ信号はＶＴフォー
マット作成部ｌ１で，装置内フレームであるＶＴフォー
マットのＶＴ信号に変換され，さらに■４フレーム挿入
部ｌ２でこのＶＴ信号中の未定義の■４バイトに装置内
フレーム同期信号“１　１　１０１０００”が挿入され
る。

このｖ４バイトにフレーム同期信号が挿入されたＶＴ信
号は，次にスイッチ部２に送られてクロスコネクト処理
が行われ，送信インタフェース回路３側に出力される。

送信インタフェース回路３では，入力されたＶＴ信号中
の■４バイトに挿入されたフレーム同期信号をＶ４同期
検出部３ｌでチャネル毎に同期検出し，それにより入力
ＶＴ信号のフレーム同期をとって，各チャネルのＶＴ信
号を多重化しつつＤｓｉ信号に変換して送信する。

なお，受信インタフェース回路１への入力信号が終端の
許されていないＯＣ信号である場合にも，このＯＣ信号
中のＶＴフォーマットのＶｌ，Ｖ２，Ｖ３，Ｖ４バイト
のみは終端可能であるので．Ｖ４またはＶ３バイトに装
置内フレーム同期信号を挿入することができる。

第４図には，本発明によるディジタルクロスコネクト装
置のインタフェース回路の全体構成例が一層詳細かつ具
体的に示される。この実施例は，受信インタフェース回
路と送信インタフェース回路を一つのユニットに組み込
んだものであり，ユニット内の各ブロックはそれぞれ以
下のような機能を持つ。

ＬＢ制御ブロック１０１は主に，ローカル・ループパッ
ク及びセルフチェック・ループバックを行う。また，出
力データの制御を行う。

ＤＥＣブロック１０２はユニボーラにて人力されたＢ８
ＺＳ符号又はＡＭＩのデータをデコードしてＮＲＺデー
タに変換する。

ＢＰＶ検出ブロック１０３はユニボーラ・データを監視
し，バイボーラ符号則に合わないパターンを検出出力す
る。

ＩＮ　　ＤＯＷＮ検出ブロック１０４は入力データ，入
カクロックを監視し，１７５±７５ビットのパルスなし
を検出する。

ＡＩＳ制御ブロック１０５はＩＮ　　ＤＯＷＮ検出ブロ
ック１０４にて入力断が検出された場合に，メモリブロ
ック１０６への出力データを切り換える。

メモリブロック１０６はＲ側入力データをＤＡＸ装置内
クロックに位相同期，速度変換を行う。

ＤＰＣブロック１０７はＲ側メモリブロック１０６の位
相を監視し．スタッフ制御を行う。

スタッフ制御ブロック１０８はＤＰＣブロックより出力
されたスタッフ要求に基づいてスタッフ制御を行う。

ＭＲＣＫ発生ブロック１０９はメモリブロック１０６か
らデータを読み出すためのクロツクを作成する。

Ｓ／Ｐ制御ブロック１１０はメモリブロック１０６より
読み出されたデータを次段以降のデータ処理に適した８
ビットパラレル・データに変換する。

ＩＤ発生ブロック１１１はマイクロコンピュータより入
力されたバスＩＤをパスＩＤフォーマットに変換する。

■３発生ブロック１１２はＩＤ発生ブロック１１１にて
作られたチェック用データを８ビットに区分して■３バ
イトに挿入する。

Ｖｌ．Ｖ２発生ブｌａッ：７１　１３はＶ１．Ｖ２バイ
トにＮＤＦ，ＶＴサイズ，１０ビットポインタを挿入す
る。

■４発生ブロック１１４はｖ４バイトにフレム同期パタ
ーンを挿入する。

■５発生ブロック１１５はｖ５バイトにＢＩＰ−２カウ
ントブロックにて演算した結果等を挿入する。

ＯＨＢ挿入・マスクブロック１１６はＶｌ，Ｖ２．Ｖ３
，Ｖ４バイト及びＶ５バイｌ−，Ｒビット，Ｏビット等
の余剰ビット，サービスビット等の挿入及びマスクを行
いＶＴフォーマット化されたデータを作成する。

ＢＩＰ−２カウンタＲブロック１１７はＶＴデータ中の
Ｖｌ，Ｖ２．Ｖ３，Ｖ４バイトを除いたデータについて
パリティーカウントを行う。

Ｐ／Ｓ変換ブロック１１８は内部処理ブロック用パラレ
ルデータをシリアルデータに変換する。

ＳＥＬＦ制御ブロック１１９はセルフチェック時のルー
プバックを行う。

ＰＧＲブロック１２０は受信側ＶＴフォーマツト変換ブ
ロックにて使用される各種パルスの作成を行う。

Ｖ４検出ブロック１２１はスイッチを通した後のデータ
中よりｖ４バイトに挿入したフレーム同期パターンを検
出する。

同期保護ブロック１２２は同期保護を行う。

Ｓ／Ｐ変換ブロック１２３は内部処理を８ビットパラレ
ルで行うため，入カシリアルデータな８ビットパラレル
データに変換する。

ＰＧＳブロック１２４は送信側ＶＴフォーマット変換ブ
ロックにて使用される各種パルスの作成を行う。

Ｖｌ．Ｖ２ドロップブロック１２５は送信側入力データ
中からＶｌ，Ｖ２バイトを検出，出力する。

ポインタ検出ブロック１２６はＶｌ，Ｖ２バイト中の１
０ビットポインタを検出し，スタッフ制御等を行う。

■３ドロップブロック１２７はＶ３バイトの検出，出力
を行う。

ＩＤ検出ブロック１２８はＶ３バイトに挿入されたパス
チェックデータを受け，同期をとりバスＩＤを出力する
。

ＩＤ比較ブロック１２９は１０検出ブロックｌ２８にて
検出，出力されたバスＩＤと，マイクロコンピュータよ
り書き込まれたリファレンスパスＩＤとの比較を行いエ
ラー判定する。

Ｂ　Ｉ　Ｐ−２カウントＳブロック１３０はＶｌ，Ｖ２
，Ｖ３，Ｖ４を除いたＶＴデータのパリティーカウント
を行う。

ＢＩＴスタッフ制御ブロック１３１！．ｔＶＴデータ中
のＣＩ，Ｃ２ビットを監視し，３ビットを多数決判定に
よりＳｌ，３２ビットの制御を行う。

ＯＨＢドロップブロック１３２はＶｌ．Ｖ２．Ｖ３，Ｖ
４を除いたＶＴデータからｖ５バイト等のオーバーヘッ
ドバイトを検出，出力する。

Ｖ５　（ＢＩＰ−２）　ドロップブロック１３３はＯＨ
Ｂドロップブロック１３２にて出力されたＶ５バイトか
らＢ　Ｉ　Ｐ−２データを検出，出力する。

Ｂ　Ｉ　Ｐ−２比較ブロック１３４はＶ５（ＢＩＰ−２
）ドロップブロック１３３にて出力されたＢ　Ｉ　Ｐ−
２データとＢ　Ｉ　Ｐ−２カウントＳブロック１３０に
て演算された結果を比較判定する。

ＭＷＣＫ発生ブロック１３５はＳ側メモリブロック１３
７にＤＳＩデータを書き込むためのクロツクを作成する
。

ＭＰＧ　　Ｓ　　ブロック１３６はＶ５バイトを先頭に
したデータの分離用パルスを作成する。

Ｓ側メモリブロック１３７はＶＴ１．５レートのデータ
をＤＳＬレートに速度変換する。

ＤＰＬＬブロック１３８はＳ側メモリブロック１３７内
の書き込みと読み出しタイミングを監視し，位相がすれ
違わないようディジタル的にクロックを発生する。

ＤＳＬデータ選択ブロック１３９はＤＳＩ出力データの
選択を行う。

ＣＯＤブロック１４０はＮＲＺデータをユニポーラデー
タに変換する（設定によりＡＭＩとＢ８ＺＳ符号が選択
可能）。

マイコンインタフェースブロック１４１はマイクロコン
ピュータとインタフェースを行い，各種設定・モニター
を行う。

ＴＩＭ　　ＤＩＶブロック１４１はＬＳＩ内部における
各種アラーム検出用タイマーを作成する。

［発明の効果］ 本発明によれば，新規ＳＯＮＥＴ信号を使用しつつ，装
置内でのフレーム同期を行っての信号処理が可能となる
ので，信号立上げ時の位相調整手順等の煩わしい処理が
不要となり，また位相吸収手段の分だけハードウエア規
模を縮小することも可能になる。

【図面の簡単な説明】

第１図は本発明に係る原理説明図， 第２図は本発明の一実施例としての装置内信号処理方式
によるディジタルクロスコネクト装置を示すブロック図
， 第３図は本発明によるＶＴＩ．５信号のフレームフォー
マットを示す図， 第４図は本発明のディジタルクロスコネクト装置を更に
具体的に示したブロック図， 第５図は従来構成のディジタルクロスコネクト装置を示
すブロック図， 第６図は従来装置で使用される装置内フレームフォーマ
ットを示す図， 第７図はディジタルクロスコネクト装置を一つの架に組
み込んだ場合の外観構成を示す図．第８図は位相吸収手
段を備えたディジタルクロスコネクト装置を示すブロッ
ク図， 第９図は第８図装置による位相吸収動作を説明するため
のタイムチャートである。 図において， ｌ−・・受信インタフェース回路 ２・・・スイッチ回路 ３・・・送信インタフェース回路 ｌ１・・・ＶＴフォーマット作成部 １２−・−ｖ４フレーム挿入部 ｌ３・・・パルス発生部 ３ｍ−・Ｖ４同期検出部 ３２−・・ＶＴ／ＤＳＩ変換部 ３３−・−パルス発生部

Claims (1)

1. 【特許請求の範囲】 伝送路信号を受信して仮想群フレームフォーマット構成
   の仮想群信号（ＶＴ）に変換する受信インタフェース部
   （６１）と、 該受信インタフェース部（６１）からの仮想群信号（Ｖ
   Ｔ）をクロスコネクトするスイッチ部（６２）と、 該スイッチ部（６２）からの仮想群信号を伝送路信号に
   変換して出力する送信インタフェース部（６３）とを備
   えたディジタルクロスコネクト装置において、 該受信インタフェース部（６１）で仮想群信号中の未定
   義のパスオーバヘッド部に装置内フレーム同期信号が挿
   入され、 該装置内フレーム同期信号により装置内で仮想群信号の
   フレーム同期が行われるように構成されたことを特徴と
   するディジタルクロスコネクト装置の装置内信号処理方
   式。