JPH03216036A - 同期回路 - Google Patents
同期回路Info
- Publication number
- JPH03216036A JPH03216036A JP2013063A JP1306390A JPH03216036A JP H03216036 A JPH03216036 A JP H03216036A JP 2013063 A JP2013063 A JP 2013063A JP 1306390 A JP1306390 A JP 1306390A JP H03216036 A JPH03216036 A JP H03216036A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- counter
- frame
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims description 12
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ通信機器のマルチフレーム信号の同期回
路に関し、特に１本のシリアル信号入力からパラレル信
号を出力する際に多くのマルチフレーム信号の同期をシ
リアルにとらねばならない場合の同期回路に関する。
路に関し、特に１本のシリアル信号入力からパラレル信
号を出力する際に多くのマルチフレーム信号の同期をシ
リアルにとらねばならない場合の同期回路に関する。
従来、この種の同期回路は、第２図に示すようにシリア
ル入力信号１０のＮ個のマルチフレームデータ信号をシ
リアルパラレル変換器１００によりパラレルデータ信号
に変換し、ｎ個のマルチフレームデータ１０１〜Ｉｏｎ
のそれぞれを同期判定回路２００により同期検出した後
に、さらにパラレルシリアル変換回路３００により変換
して同期デー出力３０と同期タイミング出力６０とを取
り出していた． 〔発明が解決しようとする課題〕 上述した従来の同期回路は入力データを個々のパラレル
信号に分解してそれぞれ、１回路ずつ用いて、同期をと
っているので、マルチフレーム信号のデータ数が膨大に
なると同期判定回路の数が増大して装置の小型化及び低
価格化に対して支障となる欠点がある。
ル入力信号１０のＮ個のマルチフレームデータ信号をシ
リアルパラレル変換器１００によりパラレルデータ信号
に変換し、ｎ個のマルチフレームデータ１０１〜Ｉｏｎ
のそれぞれを同期判定回路２００により同期検出した後
に、さらにパラレルシリアル変換回路３００により変換
して同期デー出力３０と同期タイミング出力６０とを取
り出していた． 〔発明が解決しようとする課題〕 上述した従来の同期回路は入力データを個々のパラレル
信号に分解してそれぞれ、１回路ずつ用いて、同期をと
っているので、マルチフレーム信号のデータ数が膨大に
なると同期判定回路の数が増大して装置の小型化及び低
価格化に対して支障となる欠点がある。
本発明の同期回路はデータ通信機器に入力されるシリア
ルなマルチフレーム信号を計数してカウンタ値を出力す
るカウンタ回路と、前記シリアルなマルチフレーム信号
と後述するメモリ回路からマルチフレームの同期データ
信号とを入力してシフトし、パラレル信号を出力するシ
フト回路と、前記シフト回路のパラレル信号と前記カウ
ンタ回路のカウンタ値とを入力して同期データ信号なら
びに前記カウンタ回路へのカウンタクリア信号を出力す
るメモリ回路と、前記カウンタ値ならびに前記シフト回
路のパラレル信号を入力して同期タイミングの判定を行
う判定回路とを有する。
ルなマルチフレーム信号を計数してカウンタ値を出力す
るカウンタ回路と、前記シリアルなマルチフレーム信号
と後述するメモリ回路からマルチフレームの同期データ
信号とを入力してシフトし、パラレル信号を出力するシ
フト回路と、前記シフト回路のパラレル信号と前記カウ
ンタ回路のカウンタ値とを入力して同期データ信号なら
びに前記カウンタ回路へのカウンタクリア信号を出力す
るメモリ回路と、前記カウンタ値ならびに前記シフト回
路のパラレル信号を入力して同期タイミングの判定を行
う判定回路とを有する。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。入力信
号のマルチフレーム信号をシフト回路１により順次時間
分割して各マルチフレームごとにパラレルデータ２０を
メモリ回路２へ記憶させる。一方、カウンタ回路３は入
力信号のマルチフレームのパルス数を計数してカウンタ
値４０を出力する。判定回路４はこのカウンタ値４０と
パラレルデータ２０とを入力してマルチフレームの同期
タイミング出力６０を出力する。判定回路４の同期パタ
ーンが整流した時点で、判定回路４からカウンタ回路３
のカウンタ値を初期値１にするカウンタクリア出力７０
が出力される。また、カウント値４０はメモリ回路２に
も入力されて次のメモリ出力タイミングで出力されたカ
ウンタ値５０をカウンタ回路３でカウントアップし、そ
の都度マルチフレームタイミングをとらえる。このよう
に同期回路がシフト回路、メモリ回路、カウンタ回路に
より簡単な回路構成で実現できるほかにこれらの回路は
ＬＳＩ化が容易に実現できる。
号のマルチフレーム信号をシフト回路１により順次時間
分割して各マルチフレームごとにパラレルデータ２０を
メモリ回路２へ記憶させる。一方、カウンタ回路３は入
力信号のマルチフレームのパルス数を計数してカウンタ
値４０を出力する。判定回路４はこのカウンタ値４０と
パラレルデータ２０とを入力してマルチフレームの同期
タイミング出力６０を出力する。判定回路４の同期パタ
ーンが整流した時点で、判定回路４からカウンタ回路３
のカウンタ値を初期値１にするカウンタクリア出力７０
が出力される。また、カウント値４０はメモリ回路２に
も入力されて次のメモリ出力タイミングで出力されたカ
ウンタ値５０をカウンタ回路３でカウントアップし、そ
の都度マルチフレームタイミングをとらえる。このよう
に同期回路がシフト回路、メモリ回路、カウンタ回路に
より簡単な回路構成で実現できるほかにこれらの回路は
ＬＳＩ化が容易に実現できる。
以上説明したように本発明は、カウンタ回路とシフト回
路及び記憶回路を用いる事により、同期処理を時分割に
単一回路で行ない回路規模を小さく小型化及び低価格化
を計れる同期回路を提供できる効果がある。また、膨大
なデータ量に対しても回路が小型のＬＳＩ化に向いてい
るので、一層の効果を上げる事が可能である。
路及び記憶回路を用いる事により、同期処理を時分割に
単一回路で行ない回路規模を小さく小型化及び低価格化
を計れる同期回路を提供できる効果がある。また、膨大
なデータ量に対しても回路が小型のＬＳＩ化に向いてい
るので、一層の効果を上げる事が可能である。
第１図は本発明の一実施例の同期回路のブロック図、第
２図は従来の同期回路のブロック図である。 １・・・シフト回路、２・・・メモリ回路、３・・・カ
ウンタ回路、４・・・判定回路、１０・・・入力信号、
２０・・・パラレルデータ、３０・・・同期データ出力
、４０，５０・・・カウンタ値、６０・・・同期タイミ
ング出力、７０・・・カウンタクリア出力、１００・・
・シリアル／パラレル変換回路、２００・・・同期判定
回路、３００・・・パラレル／シリアル変換回路。
２図は従来の同期回路のブロック図である。 １・・・シフト回路、２・・・メモリ回路、３・・・カ
ウンタ回路、４・・・判定回路、１０・・・入力信号、
２０・・・パラレルデータ、３０・・・同期データ出力
、４０，５０・・・カウンタ値、６０・・・同期タイミ
ング出力、７０・・・カウンタクリア出力、１００・・
・シリアル／パラレル変換回路、２００・・・同期判定
回路、３００・・・パラレル／シリアル変換回路。
Claims (1)
- 【特許請求の範囲】 １、データ通信機器に入力されるシリアルなマルチフレ
ーム信号を計数してカウンタ値を出力するカウンタ回路
と、前記シリアルなマルチフレーム信号と後述するメモ
リ回路からマルチフレームの同期データ信号とを入力し
てシフトし、パラレル信号を出力するシフト回路と、前
記シフト回路のパラレル信号と前記カウンタ回路のカウ
ンタ値とを入力して同期データ信号ならびに前記カウン
タ回路へのカウンタクリア信号を出力するメモリ回路と
、前記カウンタ値ならびに前記シフト回路のパラレル信
号を入力して同期タイミングの判定を行う判定回路とを
有することを特徴とする同期回路。 ２、前記カウンタ回路およびシフト回路およびメモリ回
路がＬＳＩ回路で形成されていることを特徴とする請求
項１記載の同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013063A JPH03216036A (ja) | 1990-01-22 | 1990-01-22 | 同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013063A JPH03216036A (ja) | 1990-01-22 | 1990-01-22 | 同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03216036A true JPH03216036A (ja) | 1991-09-24 |
Family
ID=11822683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013063A Pending JPH03216036A (ja) | 1990-01-22 | 1990-01-22 | 同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03216036A (ja) |
-
1990
- 1990-01-22 JP JP2013063A patent/JPH03216036A/ja active Pending
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