JPH01292920A - 多重処理形フレーム同期回路 - Google Patents
多重処理形フレーム同期回路Info
- Publication number
- JPH01292920A JPH01292920A JP63122111A JP12211188A JPH01292920A JP H01292920 A JPH01292920 A JP H01292920A JP 63122111 A JP63122111 A JP 63122111A JP 12211188 A JP12211188 A JP 12211188A JP H01292920 A JPH01292920 A JP H01292920A
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- JP
- Japan
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- time
- time point
- synchronization
- frame
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同期回路に係わり、特に多重処理を行うフレー
ム同期回路に関する。
ム同期回路に関する。
例えば、最近のデジタル信号伝送の分野においては、伝
送スピードをあげ処理効率をあげるために伝送信号が多
重化されるようになってきており、更には伝送信号を受
信装置で受信した後に当該受信装置内で更に多重化して
処理をする場合が多々ある。
送スピードをあげ処理効率をあげるために伝送信号が多
重化されるようになってきており、更には伝送信号を受
信装置で受信した後に当該受信装置内で更に多重化して
処理をする場合が多々ある。
このような多重化処理を行う場合には、多重化された信
号のフレームにおいて何処が先頭であり、何処が末尾で
あるかを判然とさせねば次の処理を行うことができない
。そのために到来した信号のフレームの同期をとり、こ
の信号の先頭・末尾を判然とさせるための装置として多
重処理形フレーム同期回路を用いている。
号のフレームにおいて何処が先頭であり、何処が末尾で
あるかを判然とさせねば次の処理を行うことができない
。そのために到来した信号のフレームの同期をとり、こ
の信号の先頭・末尾を判然とさせるための装置として多
重処理形フレーム同期回路を用いている。
従来のこの種の多重処理形フレーム同期回路は、ＲＯＭ
（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ＞ 、
ＲＡＭ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ ） 、多重カウンタ回路。
（Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ＞ 、
ＲＡＭ （Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ ） 、多重カウンタ回路。
ラッチ回路等によって構成されていた。なお、上記ＲＯ
Ｍは同期パターン情報や各種のプログラムを格納したも
のである。
Ｍは同期パターン情報や各種のプログラムを格納したも
のである。
上記ＲＯＭのアドレスとしては送信元から到来する多重
化された多重フレーム信号のｎ時点のビット状態と、こ
のＲＯＭの出力データからの（ｎ−１）時点以前の同期
状態情報が入力されており、このようにして指定された
ＲＯＭの出力データであるｎ時点の同期状態情報はラッ
チ回路、バッファ回路を介してＲＡＭにデータとして入
力されていた。
化された多重フレーム信号のｎ時点のビット状態と、こ
のＲＯＭの出力データからの（ｎ−１）時点以前の同期
状態情報が入力されており、このようにして指定された
ＲＯＭの出力データであるｎ時点の同期状態情報はラッ
チ回路、バッファ回路を介してＲＡＭにデータとして入
力されていた。
また、上記ＲＡＭのアドレスは、多重カウンタより入力
され、入出力データとしてはそれぞれ上記（ｎ−１）時
点の同期状態情報を出力し、ｎ時点の同期状態情報をラ
ッチ回路、バッファを介して入力されるようにしていた
。
され、入出力データとしてはそれぞれ上記（ｎ−１）時
点の同期状態情報を出力し、ｎ時点の同期状態情報をラ
ッチ回路、バッファを介して入力されるようにしていた
。
そして、上記ＲＯＭにおいては、（ｎ−１）時点以前の
同期状態（フレーム中のビットカウント数、保護段数、
同期・非同期状態）と、ｎ時点でのビット状態を比較し
、ｎ時点の同期状態を判定し、フレーム信号の先頭・末
尾を判然とするようにしていた。
同期状態（フレーム中のビットカウント数、保護段数、
同期・非同期状態）と、ｎ時点でのビット状態を比較し
、ｎ時点の同期状態を判定し、フレーム信号の先頭・末
尾を判然とするようにしていた。
ところで、上述の多重処理形フレーム同期回路では、Ｒ
ＡＭを用いている。このようにＲＡ Ｍを用いると、特
に入出力端子が共用となっているタイプのものでは、Ｒ
ＡＭのデータ出力動作とデータ入力動作とを時間的に分
ける必要がある。このとき、フレーム中の１ビツトの時
間に比してＲＡＭのデータ出力・入力動作の合計時間は
短くなくてはならず、高速処理が必要となる応用分野に
対しては、その使用範囲が縮小してしまうという欠点が
ある。
ＡＭを用いている。このようにＲＡ Ｍを用いると、特
に入出力端子が共用となっているタイプのものでは、Ｒ
ＡＭのデータ出力動作とデータ入力動作とを時間的に分
ける必要がある。このとき、フレーム中の１ビツトの時
間に比してＲＡＭのデータ出力・入力動作の合計時間は
短くなくてはならず、高速処理が必要となる応用分野に
対しては、その使用範囲が縮小してしまうという欠点が
ある。
また、多重処理のためのＲＡＭのアドレス管理のために
は、読み出しあるいは書き込みアドレスカウンタ、更に
はこれらのカウンタ出力を読み出し、書き込みに応じて
切り換えるアドレスセレクタ等の周辺回路を必要として
いたので、いきおい回路構成が大規模なものとなってし
まっていた。
は、読み出しあるいは書き込みアドレスカウンタ、更に
はこれらのカウンタ出力を読み出し、書き込みに応じて
切り換えるアドレスセレクタ等の周辺回路を必要として
いたので、いきおい回路構成が大規模なものとなってし
まっていた。
この発明の目的は、高速処理ができ、かつ電子部品等の
使用個数の少ない回路規模の小さな多重処理形フレーム
同期回路を提供するにある。
使用個数の少ない回路規模の小さな多重処理形フレーム
同期回路を提供するにある。
多重フレーム信号のｎ時点のビット情報と（ｎ＝１）時
点の同期状態情報とをアドレス入力とし、かつ上記ｎ時
点の同期状態情報を出力データとする同期パターン情報
等の各種プログラム等を格納したＲＯＭと、このＲＯＭ
の上記ｎ時点の同期状態情報を入力情報とし、上記（ｎ
−，１）時点以前の同期状態情報を上記ＲＯＭのアドレ
ス入力として出力するＦＩＦＯメモリと、を具備したも
のである。
点の同期状態情報とをアドレス入力とし、かつ上記ｎ時
点の同期状態情報を出力データとする同期パターン情報
等の各種プログラム等を格納したＲＯＭと、このＲＯＭ
の上記ｎ時点の同期状態情報を入力情報とし、上記（ｎ
−，１）時点以前の同期状態情報を上記ＲＯＭのアドレ
ス入力として出力するＦＩＦＯメモリと、を具備したも
のである。
次に、本発明について図面を参照して説明する。
図は、本発明の多重処理形フレーム同期回路の一実施例
を示すブロック図である。
を示すブロック図である。
ＲＯＭＩは、外部から到来する多重フレーム信号３およ
び入力した信号の順番に応じて順次出力していくタイプ
のメモリであるＦ Ｉ Ｆ Ｏ（ＦｉｒｓｔＩｎ Ｆｉ
ｒｓｔ ０ｕｔ）メモリ２の出力データである（ｎ−１
）時点の同期状態情報４をアドレス入力とする。
び入力した信号の順番に応じて順次出力していくタイプ
のメモリであるＦ Ｉ Ｆ Ｏ（ＦｉｒｓｔＩｎ Ｆｉ
ｒｓｔ ０ｕｔ）メモリ２の出力データである（ｎ−１
）時点の同期状態情報４をアドレス入力とする。
また、上記ＲＯＭ １の出力データであるｎ時点の同期
状態情報５は上記ＦＩＦＯメモリ２の入力データとなる
。
状態情報５は上記ＦＩＦＯメモリ２の入力データとなる
。
上記ＲＯＭ １は、ｎ時点の多重フレーム信号のビット
状態と、ＦＩＦＯメモリ２より出力される（ｎ−１）時
点の同期状態情報とをアドレス情報として入力し、これ
に対応したｎ時点の同期状態をデータとして出力する。
状態と、ＦＩＦＯメモリ２より出力される（ｎ−１）時
点の同期状態情報とをアドレス情報として入力し、これ
に対応したｎ時点の同期状態をデータとして出力する。
ＦＩＦＯメモリ２は、多重フレーム信号に対して順次フ
レームごとのｎ時点の同期状態情報を入力データとし、
また順次、多重フレーム信号に対してフレームごとの（
ｎ−１）時点の同期状態情報を出力データとして出力す
る。
レームごとのｎ時点の同期状態情報を入力データとし、
また順次、多重フレーム信号に対してフレームごとの（
ｎ−１）時点の同期状態情報を出力データとして出力す
る。
また、入力データ・出力データのリード・ライト信号６
は、多重フレーム信号３に同期してＦＩＦＯメモリ２に
入力されている。
は、多重フレーム信号３に同期してＦＩＦＯメモリ２に
入力されている。
このようにして（ｎ−１）時点の同期状態とｎ時点での
ビット状態とを比較することによりｎ時点の同期状態を
判定し、フレーム信号の先頭・末尾を判然とさせるよう
にしている。
ビット状態とを比較することによりｎ時点の同期状態を
判定し、フレーム信号の先頭・末尾を判然とさせるよう
にしている。
以上説明したように本発明は、ＦＩＦＯメモリを使用す
ることにより、従来のＲＡＭの周辺回路である多重、カ
ウンタ等を削除することができ、ハード規模を小さ（す
る効果がある。
ることにより、従来のＲＡＭの周辺回路である多重、カ
ウンタ等を削除することができ、ハード規模を小さ（す
る効果がある。
また、ＦＩＦＯメモリに対する入出力のタイミングを分
ける必要がないので、従来のＲＡＭより更に高速の多重
フレーム信号を処理することが可能となる。
ける必要がないので、従来のＲＡＭより更に高速の多重
フレーム信号を処理することが可能となる。
第１図は、本発明の多重処理形フレーム同期回路の一実
施例を示すブロック図である。 １・・・・・・ＲＯＭ、２・・・・・・ＦＩＦＯメモリ
、３・・・・・・多重フレーム信号、 ４・・・・・・（ｎ−１）時点の状態情報、５・・・・
・・ｎ時点の状態情報、 ６・・・・・・ＦＩＦＯメモリのリード・ライト信号。
施例を示すブロック図である。 １・・・・・・ＲＯＭ、２・・・・・・ＦＩＦＯメモリ
、３・・・・・・多重フレーム信号、 ４・・・・・・（ｎ−１）時点の状態情報、５・・・・
・・ｎ時点の状態情報、 ６・・・・・・ＦＩＦＯメモリのリード・ライト信号。
Claims (1)
- 【特許請求の範囲】 多重フレーム信号のｎ時点のビット情報と（ｎ−１）時
点の同期状態情報とをアドレス入力とし、かつ上記ｎ時
点の同期状態情報を出力データとする同期パターン情報
等の各種プログラム等を格納したＲＯＭと、 このＲＯＭの上記ｎ時点の同期状態情報を入力情報とし
、上記（ｎ−１）時点以前の同期状態情報を上記ＲＯＭ
のアドレス入力として出力するＦＩＦＯメモリ とを具備したことを特徴とする多重処理形フレーム同期
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63122111A JPH01292920A (ja) | 1988-05-20 | 1988-05-20 | 多重処理形フレーム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63122111A JPH01292920A (ja) | 1988-05-20 | 1988-05-20 | 多重処理形フレーム同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01292920A true JPH01292920A (ja) | 1989-11-27 |
Family
ID=14827911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63122111A Pending JPH01292920A (ja) | 1988-05-20 | 1988-05-20 | 多重処理形フレーム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01292920A (ja) |
-
1988
- 1988-05-20 JP JP63122111A patent/JPH01292920A/ja active Pending
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