JPH03216728A - ｎビット比較回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 優先順位付きのｎビット比較回路に関し、ゲート規模の
削減を図ることを目的とし、データ長ｎビットの２系列
のデータＡｉとＢｉ（ｉ＝１、２）をそれぞれ対応する
データの組毎にビット毎の一致をとる一致回路と、各デ
ータの組毎に一致回路の出力を入力し、ｎビットのデタ
のうち１ビットでも不一致があるとクロックを出力する
デコーダと、該デコーダの出力をクロック人力として、
、前記一致回路の２組の出力を１人力及びに入力として
受けるＪＫフリップフロップと、前記一致回路の２組の
出力を受けてＪＫフリップフロップの出力に応じていず
れか一つをセレクトするセレクタと、該セレクタ出力を
受けてｎビットのデータ全てが一致した時にキャリー信
号を出力する比較回路と、該比較回路の出力を受けて保
護をかける保護回路と、これら各構成要素を制御する制
御回路とにより構成される。

［産業上の利用分野］ 本発明は優先順位付きのｎビット比較回路に関する。

［従来の技術〕 第４図は従来のデータ送受信システムの構成ブロック図
である。１は送信装置、２は受信装置である。送信装置
１に入ったデータａはＣＲＣ演算器１ａによりＣＲＣ演
算を行った後、データｂとして送信される。一方、デー
タａもそのまま送信される。受信装置２では、これら２
つのデータａ，ｂを受信し、データａについてはＣＲＣ
演算器２ａによりＣＲＣ演算を行う。受信側にそのまま
入ったデータをＢとし、ＣＲＣ演算を行ったデータをＡ
とする。

比較器２ｂは、これら２つのデータＡ，　　Ｂをビット
毎に比較する。しかしながら、ＣＲＣ演算器２ａのＣＲ
Ｃ演算を始めるタイミングが変化するため、データＡと
Ｂの一致をとることが困難である。そこで、第５図に示
すように、受信側に複数のＣＲＣ演算器２ａを設け、デ
ータＢと一致するデータＡｉを出力するＣＲＣ演算器を
セレクトすることが考えられる。つまり、各ＣＲＣ演算
器２ａの出力データＡｔをデータＢと比較し、一致する
データをセレクタ２Ｃでセレクトしてやるのである。

第６図は従来回路の構成ブロック図で、第５図の受信装
置２側の構成を示している。つまり、第５図のデータＢ
とデータＡｔ以降の比較回路の構成例を示している。図
において、１０’．１１は２組の２個のデータ（ビット
長ｎ）ＡｉとＢｉ　（ｉ＝１、２）をビット毎に比較す
る比較部である（以下、図に示すようにＣＯＭＰＩ，Ｃ
ＯＭＰ２と略す）。なお、データＡｉとＢｉとは第５図
に示したように、どちらか一方が全て同じデータの場合
もあるし、そうでない場合もある。第６図ではデータＡ
ｉが共通の場合を示している。

１２は比較部１０．１１より出力される比較結果が、全
ビットが一致した組が複数存在する時、予め定められた
優先順位に基づいてその内の１組をセレクトする信号を
出力する優先順位回路で、ここではＪＫフリップフロッ
プが用いられている。

ＣＯＭＰＩの出力はフリップフロップ１２の１人力に入
り、ＣＯＭＰ２の出力はＫ入力に入っている。

１３は２個のデータ比較結果を受けてＪＫフリップフロ
ップ回路ｌ２の出力に基づいて１組をセレクトする２−
１セレクタである。１４はセレクタ１３の出力を受ける
で保護をかける保護回路である。該保護回路１４は、デ
ータの全ビットが一致しない状態が例えば１回生じても
直ちにデータ系列を他の系列に切換えることはしないで
、所定の数だけデータの全ビットが一致しない状態が続
いた時にはじめてデータ系列を切換えるようにする働き
をするものである。

１５は比較部１０，１１．７Ｋフリップフロップ回路１
２及び保護回路１４の制御を行う制御回路である。この
ように構成された回路の動作を説明すれば、以下のとお
りである。

比較部１０．１１に入ったデータ（Ａ系，Ｂ系）は各組
毎に全ビットの比較が行われる。ｗ４７図は比較部１０
の構成例を示す図である。図では、１個の組のみ示して
いるが、実際には組の数２だけ、図に示す回路がある。

シリアル／パラレル変換器２０．２１に入ったそれぞれ
の系のデータＡｉ，Ｂｉはｎ個のパラレルデータＤＩ，
Ｄ２，・・・Ｄｎに変換される。変換されたデータは、
ビット毎に比較器２２で比較され、その比較結果がオア
回路２３に送られる。オア回路２３は、ｎ個の比較器２
２の出力の内、１個でも不一致があれば、“０゛を出力
する。全ビットが一致した場合にのみ、“１′を出力す
る。

フリップフ口ップ１１は、先ずセレクタ１３にＣＯＭＰ
ｌ側をセレクトするような信号を与えている。そして、
ＣＭＰＩのビットが一致している間はセレクタ１０はＣ
ＯＭＰＩをセレクトしている。ここで、ＣＯＭＰＩのビ
ットに不一致が生じたら、その出力は０になり、フリッ
プフロップ１２の出力は制御回路１５からのクロックに
より″１″から“０”に落ち、セレクタ１３は今度はＣ
ＯＭＰ２の出力をセレクトするようになる。保護回路１
４はセレクタ１３から送られてくるデータに保護をかけ
る。

［発明が解決しようとする課題］ 従来の優先順位付きｎビット比較回路は、第７図に示す
ような全ビットの一致．不一致を比較する回路をデータ
系列の組２だけ用意する必要があり、ゲート規模が極め
て大きくなという不具合があった。

本発明はこのような課題に鑑みてなされたものであって
、ゲート規模の削減を図ることができるｎビット比較回
路を提供することを目的としている。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。第６図と同一
のものは、同一の符号を付して示す。図において、３０
はデータ長ｎビットの２系列のデータＡｉとＢｉ（ｉ＝
１、２）をそれぞれ対応するデータの組毎にビット毎の
一致をとる一致回路、３１は各データの組毎に一致回路
３０の出力を入力し、ｎビットのデータのうち１ビット
でも不一致があるとクロックを出力するデコーダ、１２
はデコーダ３１の出力をクロック入力として、前記一致
回路３０の２組の出力をＪ入力及びに入力として受ける
ＪＫフリップフロップ、１３は前記一致回路３０の２組
の出力を受けてＪＫフリップフロップ１２の出力に応じ
ていずれか一つをセレクトするセレクタ、３２は該セレ
クタ１３出力を受けてｎビットのデータ全てが一致した
時にキャリー信号を出力する比較回路、１４は該比較回
路３２の出力を受ける保護回路、３３はこれら各構成要
素を制御する制御回路である。

［作用］ 一致回路３０でデータの組毎にビットシリアルデータの
一致がとられ、順次デコーダ３１に送られる。ＪＫフリ
ッププロップ１２は、通常はＡと８１の組をセレクトし
ている。ここで、Ａと８１の組に不一致が生じると一致
回路３０の対応する出力は“０゛を出力する。デコーダ
３１はこの“０”を受けると、クロックに同期してクロ
ックパルスを発生し、ＪＫフリップフロップ１２に印加
する。この結果、フリップフロップ１２の出力は、それ
までの“１”から“０゜に落ち、セレクタとしてＡと８
２の組をセレクトする。

比較回路３２は、セレクタ１３から送られてくるシリア
ルデータをクロックに同期してカウントし、ｎ進カウン
タがキャリーアウトしたら、少なくともｎビットの全て
のビットが一致したデータの組が１組存在することを示
している。比較回路３２の出力は保護回路１４に送られ
、保護がかかる。保護回路１４の出力が、検出出力ＤＥ
Ｔとなる。

本発明によれば、データＡｔとＢｉとの一致を一致回路
３０でビット毎に比較し、比較結果をデコーダ３１に知
らせるようにし、デコーダ３１はデータの組毎に１ビッ
トでも不一致が生じればクロックを出力してＪＫフリッ
プフロップ１２の出力によりセレクタ１３を切換えるよ
うにしているので、ｎビット比較回路を１個ですませる
ことができる。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第２図は本発明の一実施例を示す回路図である。

第１図と同一のものは、同一の符号を付して示す。

図に示す実施例は、Ａ，　　Ｂのデータの組が２個でビ
ット長が６の場合を示している。一致回路３０は、２人
力のＥＸＮＯＲゲート３０ａ，３０ｂで構成されている
。従って、そのゲート出力は、２つの入力ＡｉとＢｉが
一致の時に“１“、不一致の時“０゜となる。

デコーダ３１は、ナンドゲート３１ａとＤタイプフリッ
プフロップ３１ｂ，３１ｃより構成されている。アンド
ゲート３１ａには一致回路３０のゲート３０ａ，３０ｂ
の出力がそのまま入り、ナンドゲート３１ａの出力は第
１のＤタイプフリップフロツプ３ｌｂ（ＤＦＦＩと略す
）のＤ入力に入っている。ＤＦＦＩのクロック入力には
、制御回路３３からクロックが与えられている。

ＤＦＦＩのＱ出力は、第２のＤタイプフリップフロップ
３１ｃ（ＤＦＦ２と略す）のクロック人力ＣＫに入って
いる。ＤＦＦ２のＤ入力は“１′に固定されている。そ
して、ＤＦＦ２のＱ出力からＪＫフリップフロツプ１２
に与えるクロックが出ている。これらＤＦＦＩ，ＤＦＦ
２には制御回路３３からリセット信号が入るようになっ
ており、リセットされると各ＤＦＦのＱ出力は“０”に
なる。なお、前記リセット信号はＪＫフリップフロップ
１２のリセット人力Ｒにも入るようになっている。

セレクタｌ３は、一致回路３０の各ゲートの出力をその
一方の入力に、他方の入力にＪＫフリップフロップ１２
のＸＱ出力を受けるオアゲート１３ａ，他方の入力にＪ
Ｋフリップフロツプ１２のＱ出力を受けるオアゲート１
３ｂ及びこれらオアゲート１３ａ，１３ｂの出力を受け
るアンドゲート１３ｃより構成されている。

比較回路３２は、セレクタ１３の出力Ｑをその一方の入
力に、他方の入力にフィードバック信号を受けるアンド
ゲート３２ａ，該アンドゲート３２ａの出力をイネーブ
ル人力ＥＮに受ける８進カウンタ３２ｂ　（ＣＮＴＲ２
）及び該カウンタ３２ｂのキャリーアウト出力ＣＯを受
けるＤタイプフリップフロップ３２ｃより構成されてい
る。カウンタ３２ｂには、１６進のブリセット値“１”
が人力されており、制御回路３３からのロードパルスＴ
ＬＯによりプリセット値がセットされる。また、該カウ
ンタ３２ｂのクロックは、制御回路３３から与えられて
いる。フリップフロップ３２Ｃは、カウンタ３２ｂのキ
ャリー出力ＣＯを制御回路３４から出力されるラッチパ
ルスＤＥＣＫによリラッチする。そして、ラッチされた
信号がＣＯＰＭとなる。このＣＯＭＰ信号は、前記ゲー
ト１ｌｂの他方の入力に人っている。

制御回路３３は、タイミング信号ＴｉＭとマスタークロ
ックＭＣＫを受けて、クロック，リセットバルスＣＴＩ
ＣＯ，初期値ロードバルスＴＬＯ及びラッチパルスＤＥ
ＣＫを作る。該制御回路３３は、Ｄタイプフリップフロ
ップ３３ａ〜３３Ｃ，８進カウンタ３３ｄ　（ＣＮＴＲ
Ｉ）及びアンドゲート３３ｅより構成されている。この
ように構成された回路の動作を、第３図のタイミングチ
ャートを参照しつつ説明すれば、以下のとおりである。

制御回路３３には、（ａ）に示すようなマスタークロッ
クＭＣＫと（ｂ）に示すようなタイミング信号ＴｉＭか
入り、それぞれ（Ｃ）に示すような初期値ロードバルス
ＴＬＯ，　　（ｄ）に示すようなカウント　（ｅ）に示
すようなリセット信号ＣＴＩＣＯ及び（ｆ）に示すよう
なラッチパルスＤＥＣＫを出力する。カウンタ３３ｄは
（ｄ）に示すような６進カウントを行い、そのキャリー
アウトＣＴＩ　ＣＯは（ｅ）に示すようなものとなる。

データＡが（ｇ），データＢｌ，Ｂ２がそれぞれ（ｈ）
．　　（ｉ）に示すようなものであったものとする。ま
た、一致回路３０の各ゲート３０ａ．３０ｂの出力Ｊ，
　Ｋがそれぞれ（ｊ）．（ｋ）に示すようなものであっ
たものとする。比較開始前に制御回路３３からのリセッ
ト信号ＣＴＩ　ＣｏによりフリップフロップＤＤＦＩ，
ＤＤＦ２，ＪＫフリップフロップ１２のＱ出力は”ｏ”
になる。

この結果、オアゲート１３ｂが開くので一致回路３０の
出力はＫがセレクトされる。また、ロードパルスＴＬＯ
によりカウンタ３２ｂの初期値は“１”となる。一致出
力Ｋはアンドゲート１３ｃを介して比較回路３２に入り
、カウンタ３２ｂをイネーブルにする。

この結果、カウンタ３２ｂは初期値“１″からカウント
を開始する。そして、（ｋ）に示すように６ビット目で
Ｋ出力に不一致が発生したものとする。デコーダ３１の
ナンドゲート３１ａ出力は“１２となる。この“１′レ
ベルはＤＦＦＩにラツチされ、次にこのＤＦＦＩのＱ出
力がクロツクに同期して“１”になると同時にＤＦＦ２
のＱ出力が“１“になる。

この結果、ＪＫフリップフロップ１２のＱ出力が“１”
，ＸＱ出力が“０”になり、今度は一致回路３０出力の
Ｊをセレクトする。つまり、オアゲート１３ａが開かれ
、Ｊデータが入力される。

アンドゲート１３Ｃの出力Ｑは、Ｋが“０”に落ちると
同時に“０”になるが、Ｊ人力が入ると速やかに（ｐ）
に示すように″１２になる。Ｑ出力はカウンタ３２ｂの
イネーブル人力ＥＮに人っているが、クロックの入力時
には常にイネーブルであり、クロックをカウントする。

比較回路３２では、初期値゜１”からクロックカウント
を開始し、カウントアップしたらキャリーアウトＣＯを
出力する。前記セレクタ１３の出力Ｑはアンドゲート３
３Ｃを介してカウンタ３２ｂのイネーブル人力ＥＮに人
っており、ＥＮが“１゜の間にクロックをカウントする
。前記セレクタ１３の出力Ｑは、データの組の内、一致
している組がある間は“１”を出力し続けるので、６ビ
ット全部が一致するデータの組がある限り、カウンタ３
２ｂはキャリーアウトＣＯを出力する。

このＣＯは、制御回路３３から出力される（ｆ）に示す
ようなラッチパルスＤＥＣＫによりラッチされ、（Ｓ）
に示すようなＣＯＭＰ信号として出力される。フリップ
フロップ３２ｃの出力は、図示しない保護回路１４（第
１図参照）に入り、保護がかかることになる。

このように、本発明によれば、一致回路３０及びデコー
ダ３１により、データの組毎にビットシリアルなデータ
を順次ビット毎に一致しているかどうかチェックできる
ので、第７図に示すようにシリアル／パラレル変換器は
不要となり、ゲート規模の削減を図ることができる。ま
た、ビット毎に優先順位を機能させることにより、６ビ
ット比較した時点で最も優先順位の高いデータの組がセ
レクタ１２によりセレクトされているため、検出時間を
短縮することができる。

上述の実施例ではデータの組が２、ビット長（ｎ）が６
の場合を例にとって説明したが、本発明はこれに限るも
のでないことはいうまでもない。

任意のデータの組の任意のビット長のデータに本発明を
適用することができる。その場合、第１図に示す一致回
路３０及びＪＫフリップフロップ１２の数を２つのデー
タの組毎に用意する必要がある。

［発明の効果］ 以上、詳細に説明したように、本発明によれば、データ
ＡｉとＢｉとの一致を一致回路３０でビット毎に比較し
、比較結果をデコーダ３１に知らせるようにし、デコー
ダ３１はデータの組毎に１ビットでも不一致が生じれば
“０”を出力するようにしているので、ｎビット比較回
路を１個ですませることができる。従って、ゲート規模
を小さくすることができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す回路図、第３図は各部
の動作を示すタイミングチャート、第４図は従来のデー
タ送受信システムの構成ブロック図、 第５図は従来のデータ送受信システムの構成ブロック図
、 第６図は従来回路の構成ブロック図、 第７図は比較部の従来構成例を示す図である。 第１図において、 １２はＪＫフリップフロツプ、 １３はセレクタ、 １４は保護回路、 ３０は一致回路、 ３１はデコーダ、 ３２は比較回路、 ３３は制御回路である。

Claims (1)

1. 【特許請求の範囲】 データ長ｎビットの２系列のデータＡｉとＢｉ（ｉ＝１
   、２）をそれぞれ対応するデータの組毎にビット毎の一
   致をとる一致回路（３０）と、各データの組毎に一致回
   路（３０）の出力を入力し、ｎビットのデータのうち１
   ビットでも不一致があるとクロックを出力するデコーダ
   （３１）と、 該デコーダ（３１）の出力をクロック入力として、前記
   一致回路（３０）の２組の出力をＪ入力及びに入力とし
   て受けるＪＫフリップフロップ（１２）と、 前記一致回路（３０）の２組の出力を受けてＪＫフリッ
   プフロップ（１２）の出力に応じていずれか一つをセレ
   クトするセレクタ（１３）と、該セレクタ（１３）出力
   を受けてｎビットのデータ全てが一致した時にキャリー
   信号を出力する比較回路（３２）と、 該比較回路（３２）の出力を受けて保護をかける保護回
   路（１４）と、 これら各構成要素を制御する制御回路（３３）とにより
   構成されてなるｎビット比較回路。