JPH03216891A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03216891A JPH03216891A JP2012381A JP1238190A JPH03216891A JP H03216891 A JPH03216891 A JP H03216891A JP 2012381 A JP2012381 A JP 2012381A JP 1238190 A JP1238190 A JP 1238190A JP H03216891 A JPH03216891 A JP H03216891A
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- power
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要）
複数の動作モードを持つ半導体記憶装置に関し、メモリ
の動作モードを設定するためζ、特別な外部端−Ｔを必
要とせｆ、メモリの有効領域を損なうことのないことを
目的とし、 メモリの動作モードの選択を設定するためのステータス
レジスタを有する半導体記憶装置において、電源投入を
検出する電源投入検出器と、アドレス入力を特定番地と
比較して一致したとき動作モード情報の書込みを指示す
るステータスレジスタ書込信号発生回路と、該電源投入
後、最初のメモリ書込指示信号が供給されるまでの間該
ステータスレジスタ書込信号発生回路を活性化するステ
ータスレジスタ書込ｉｉＩｌｍ回路とを有し、該ステー
タスレジスタ書込信号発生回路からの書込指示信号によ
りメモリのデータ入力端子から供給される動作モード情
報を該ステータスレジスタに書込み保持し、 または、ステータスレジスタ書込信号発生回路からの書
込指丞信号によりメモリのアドレスの一部として供給さ
れる動作モード情報を該ステータスレジスタに書込み保
持し、 または、電源投入後、最初のメモリ書込指示信号が供給
されるまでの間メモリのデータ入出力端子に設けられた
出力バッファ回路をハイインピーダンス状態とする出力
制御回路とを有し、該ステータスレジスタ書込信号発生
回路からの書込指示信号によりメモリのデータ入出力端
子から供給される動作モード情報を義ステータスレジス
タに書込み保持するよう構成する。
の動作モードを設定するためζ、特別な外部端−Ｔを必
要とせｆ、メモリの有効領域を損なうことのないことを
目的とし、 メモリの動作モードの選択を設定するためのステータス
レジスタを有する半導体記憶装置において、電源投入を
検出する電源投入検出器と、アドレス入力を特定番地と
比較して一致したとき動作モード情報の書込みを指示す
るステータスレジスタ書込信号発生回路と、該電源投入
後、最初のメモリ書込指示信号が供給されるまでの間該
ステータスレジスタ書込信号発生回路を活性化するステ
ータスレジスタ書込ｉｉＩｌｍ回路とを有し、該ステー
タスレジスタ書込信号発生回路からの書込指示信号によ
りメモリのデータ入力端子から供給される動作モード情
報を該ステータスレジスタに書込み保持し、 または、ステータスレジスタ書込信号発生回路からの書
込指丞信号によりメモリのアドレスの一部として供給さ
れる動作モード情報を該ステータスレジスタに書込み保
持し、 または、電源投入後、最初のメモリ書込指示信号が供給
されるまでの間メモリのデータ入出力端子に設けられた
出力バッファ回路をハイインピーダンス状態とする出力
制御回路とを有し、該ステータスレジスタ書込信号発生
回路からの書込指示信号によりメモリのデータ入出力端
子から供給される動作モード情報を義ステータスレジス
タに書込み保持するよう構成する。
本発明は半導体記憶装置に関し、複数の動作モードを持
つ半導体記憶装置に関する。
つ半導体記憶装置に関する。
近年のユーザー・ニーズの多様化に伴い、メモリ装置に
も多機能化が要求されてきている。この要求を受けて、
一つのメモリ装置が複数の動作モードを有し、ユーザー
はこのうちの所望の一つの動作モードを選択して使用す
る方式が多用されている。例えばメモリ装置の動作に対
する信頼度を高めるために、バリテイ機能を内蔵したメ
モリがある。この場合、必要とされるピットの幅の他に
バリティ用に１ビットを必要とするが、システムの中に
はそれ程の信頼度を必要とせず、むしろこのバリティ・
ビットをデータ用に使用したいと要求する場合もあり、
パリテイ機能を用いるか否かを動作モードによって指定
する。
も多機能化が要求されてきている。この要求を受けて、
一つのメモリ装置が複数の動作モードを有し、ユーザー
はこのうちの所望の一つの動作モードを選択して使用す
る方式が多用されている。例えばメモリ装置の動作に対
する信頼度を高めるために、バリテイ機能を内蔵したメ
モリがある。この場合、必要とされるピットの幅の他に
バリティ用に１ビットを必要とするが、システムの中に
はそれ程の信頼度を必要とせず、むしろこのバリティ・
ビットをデータ用に使用したいと要求する場合もあり、
パリテイ機能を用いるか否かを動作モードによって指定
する。
このように複数の要求にーっのメモリｆｃで答えようと
する場合、採り得る手法にはｒ記のようなものがある。
する場合、採り得る手法にはｒ記のようなものがある。
その第一は、モード選択用入力端子を設けておき、該入
力端子の印加レベルによって、複数の動作モードのうち
の一つを選択する方法である。しかし、この方法では入
力端子数が増加し、パッケージが大型化するという欠点
がある。
力端子の印加レベルによって、複数の動作モードのうち
の一つを選択する方法である。しかし、この方法では入
力端子数が増加し、パッケージが大型化するという欠点
がある。
第二の方法は、チップ内にステータスレジスタを搭赦し
、このステータスレジスタを所望の状態に設定すること
により、所定の動作モードを選択する方法である。この
ような従来技術の第一の例を第１０図に示す。同図中、
１１０はメモリ、 １２０はステータスレジスタ、１３
０は動作モード！ｌＪＩｌ］回路である。メモリ ７１
０はアドレス人力Ａ０〜Ａｉ，書込ＩＩＪｗ入力ＷＥ，
書込データ人力［）ｉｎ，データ出力ｏｏｕｔを各々有
し、メモリ動作を行う。ステータスレジスタ １２０は
、レジスタ書込υ１１１１人力ＷＥｓｒ，データ人力Ｑ
ｉｎの各入力を受けて履き込まれたステータスデータを
記憶する。動作モード糾１１１回路１３Ｇはステータス
データを供給されて、それに対応した動作モードでメモ
リを動作させる。
、このステータスレジスタを所望の状態に設定すること
により、所定の動作モードを選択する方法である。この
ような従来技術の第一の例を第１０図に示す。同図中、
１１０はメモリ、 １２０はステータスレジスタ、１３
０は動作モード！ｌＪＩｌ］回路である。メモリ ７１
０はアドレス人力Ａ０〜Ａｉ，書込ＩＩＪｗ入力ＷＥ，
書込データ人力［）ｉｎ，データ出力ｏｏｕｔを各々有
し、メモリ動作を行う。ステータスレジスタ １２０は
、レジスタ書込υ１１１１人力ＷＥｓｒ，データ人力Ｑ
ｉｎの各入力を受けて履き込まれたステータスデータを
記憶する。動作モード糾１１１回路１３Ｇはステータス
データを供給されて、それに対応した動作モードでメモ
リを動作させる。
この第一の従来例の動作を第１１図に示す。図中、時点
■で、ＷＥＳｒがＬレベルとなってその時のデータ人力
Ｄｉｎの情報［）ｓｒがステータスレジスタに書込まれ
保持される。動作モードＩＩ！１回路１３０は、このＳ
Ｒ出力を受けて、メモリ １１０を所望のモードで動作
させる。メモリに対する書込みは、メモリ専用の書込制
１１Ｆ入力ＷＥをＬレベルとすることにより行われる。
■で、ＷＥＳｒがＬレベルとなってその時のデータ人力
Ｄｉｎの情報［）ｓｒがステータスレジスタに書込まれ
保持される。動作モードＩＩ！１回路１３０は、このＳ
Ｒ出力を受けて、メモリ １１０を所望のモードで動作
させる。メモリに対する書込みは、メモリ専用の書込制
１１Ｆ入力ＷＥをＬレベルとすることにより行われる。
時点■はこれを示したものである。この第一の従来例で
は、ステータスレジスタ１３０への書込データ入力はメ
モリと共用しているものの、書込糾一人力はメモリとは
別に設けなければならないため、依然として端子数の増
加が避けられない。
は、ステータスレジスタ１３０への書込データ入力はメ
モリと共用しているものの、書込糾一人力はメモリとは
別に設けなければならないため、依然として端子数の増
加が避けられない。
第１２図は、これを改良した第二の従来例であり、メモ
リ２１０．アドレス検出器２２０，ステータスレジスタ
２４０．動作モードＩＩＩＩ１回路２５０，及び７ンド
目路２３０から成る。アドレス検出器２２０は？ドレス
人力が前もって決められた特定の番地《例えばＸ番地》
を選択すると、これを検出して検出信号ＡＭを出力する
。この状態でメモリに対する書込みｉｌＪＩＩ１入力Ｗ
ＥＪＦｒＬレベルとすると、アンド回路２３０の出力Ｗ
ＳｒはＨレベルとなり、ステータスレジスタにはその時
のＤ１ｎの情報が書込まれる。動作モードｉＩＩＩ１１
回路２５０はこれに対応してメモリを所定の動作モード
で動作させる。この第二の従来例の動作を第１３図に示
す。時点■でアドレスがＸ番地を選択するとともに、Ｗ
Ｅパルスが印加されて、その時のＤ１ｎの情報Ｄｓｒが
ステータスレジスタに書込まれて保持される。時点■で
は、ｘ ａｊＩ！Ｉａ外のメモリに対する書込みが行わ
れているが、この時にはステータスレジスタ２４０への
書込みは行われず、ステータスレジスタ２４０の状態は
そのまま保持される。
リ２１０．アドレス検出器２２０，ステータスレジスタ
２４０．動作モードＩＩＩＩ１回路２５０，及び７ンド
目路２３０から成る。アドレス検出器２２０は？ドレス
人力が前もって決められた特定の番地《例えばＸ番地》
を選択すると、これを検出して検出信号ＡＭを出力する
。この状態でメモリに対する書込みｉｌＪＩＩ１入力Ｗ
ＥＪＦｒＬレベルとすると、アンド回路２３０の出力Ｗ
ＳｒはＨレベルとなり、ステータスレジスタにはその時
のＤ１ｎの情報が書込まれる。動作モードｉＩＩＩ１１
回路２５０はこれに対応してメモリを所定の動作モード
で動作させる。この第二の従来例の動作を第１３図に示
す。時点■でアドレスがＸ番地を選択するとともに、Ｗ
Ｅパルスが印加されて、その時のＤ１ｎの情報Ｄｓｒが
ステータスレジスタに書込まれて保持される。時点■で
は、ｘ ａｊＩ！Ｉａ外のメモリに対する書込みが行わ
れているが、この時にはステータスレジスタ２４０への
書込みは行われず、ステータスレジスタ２４０の状態は
そのまま保持される。
上記第２の従来例ではステータスレジスタの書込Ｍｗ用
として端ｆＪＦ！：設ける必要はない。しかし、詩点■
に示すように、メモリ ２１０のＸ番地に磨込みを行お
うとすると、ステータスレジスタ２４０の状態も切り替
わってしまうという不都合が発生する。即ち、この手法
においては、ステータスレジスタ２４０への書込みの判
定に使用するメモリ ２１０のＸ番地は、メモリ２１０
内で使用できないという問題がある。
として端ｆＪＦ！：設ける必要はない。しかし、詩点■
に示すように、メモリ ２１０のＸ番地に磨込みを行お
うとすると、ステータスレジスタ２４０の状態も切り替
わってしまうという不都合が発生する。即ち、この手法
においては、ステータスレジスタ２４０への書込みの判
定に使用するメモリ ２１０のＸ番地は、メモリ２１０
内で使用できないという問題がある。
本発明は上記の点に鑑みなされたもので、メモリの動作
モードを設定するために特別な外部端子を必要とせず、
メモリの有９ｈ領域を損なうことのない半導体記憶装置
を提供することを目的とする。
モードを設定するために特別な外部端子を必要とせず、
メモリの有９ｈ領域を損なうことのない半導体記憶装置
を提供することを目的とする。
本発明の半導体記憶装置は、
メモリの動作モードの選択を設定するためのステータス
レジスタを有する半導体記憶装置において、 電源投入を検出する電源投入検出器と、アドレス入力を
特定番地と比較して一致したとき動作モード情報の書込
みを指示するステータスレジスタ書込信号発生回路と、 電源投入後、最初のメモリ書込指示信号が供給されるま
での間ステータスレジスタ書込信号発生回路を活性化す
るステータスレジスタ書込制御回路とを有し、 ステータスレジスタ書込信号発生回路からの書込指示信
号によりメモリのデータ入力端子から供給される動作モ
ード情報をステータスレジスタに書込み保持する。
レジスタを有する半導体記憶装置において、 電源投入を検出する電源投入検出器と、アドレス入力を
特定番地と比較して一致したとき動作モード情報の書込
みを指示するステータスレジスタ書込信号発生回路と、 電源投入後、最初のメモリ書込指示信号が供給されるま
での間ステータスレジスタ書込信号発生回路を活性化す
るステータスレジスタ書込制御回路とを有し、 ステータスレジスタ書込信号発生回路からの書込指示信
号によりメモリのデータ入力端子から供給される動作モ
ード情報をステータスレジスタに書込み保持する。
また、ステータスレジスタ書込信号発生回路からの書込
指示信号によりメモリのアドレスの一部として供給され
る助作モード情報を該ステータスレジスタに書込み保持
する。
指示信号によりメモリのアドレスの一部として供給され
る助作モード情報を該ステータスレジスタに書込み保持
する。
更に、電源投入後、最初のメモリ書込指示信号が供給さ
れるまでの間メモリのデータ入出力端子に設けられた出
力バッファ回路をハイインピーダンス状態とする出力制
御回路とを有し、ステータスレジスタ書込信号発生回路
からの書込指示信号によりメモリのデータ入出力端子か
ら供給される動作モード情報を該ステータスレジスタに
書込み保持する。
れるまでの間メモリのデータ入出力端子に設けられた出
力バッファ回路をハイインピーダンス状態とする出力制
御回路とを有し、ステータスレジスタ書込信号発生回路
からの書込指示信号によりメモリのデータ入出力端子か
ら供給される動作モード情報を該ステータスレジスタに
書込み保持する。
本発明においては、電源投入後、最初のメモリ書込指示
信号が供給されるまでの間にアドレスで特定番地を指定
したときデータ入力端子より供給されるステータス情報
がステータスレジスタに書込まれるため、特別な外部端
子を必要とせず、またメモリ上の特定番地も使用できメ
モリの有効領域を損なうことがない。
信号が供給されるまでの間にアドレスで特定番地を指定
したときデータ入力端子より供給されるステータス情報
がステータスレジスタに書込まれるため、特別な外部端
子を必要とせず、またメモリ上の特定番地も使用できメ
モリの有効領域を損なうことがない。
また、ステータス情報をアドレスの一部として供給する
ことによりデータ入出ｈ端子のバスファイトの発生を防
止できる。
ことによりデータ入出ｈ端子のバスファイトの発生を防
止できる。
更に電源投入後、最初のメモリ書込指示信号が供給され
るまでの間、出力バツフ７回路をハイインピーダンス状
態とすることによりステータス情報をデータ入出力端子
より供給する構成でもデータ入出力端子のバスファイト
の発生を防止できる。
るまでの間、出力バツフ７回路をハイインピーダンス状
態とすることによりステータス情報をデータ入出力端子
より供給する構成でもデータ入出力端子のバスファイト
の発生を防止できる。
第１図は本発明の第１実施例のブロック図を示す。
同図中、半導体記憶装置はメモリ１０と、電源投入検出
器２０と、ステータスレジスタ農込制御回路３０と、ス
テータスレジスタ書込信号発生回路４０と、ステータス
レジスタ５０と、動作モード糾ｗ回路６０とで構成され
ている。電源投入検出器２０は半導体記憶装置のｔａｌ
！圧が印加されたのを検知して、ステータスレジスタ書
込ｔ，１１１１１１回路３０を活性化する。この活性期
間中にアドレスＡｏ〜Ａ＋入力が特定番地（例えばＸ番
地）を指定すると、ステータスレジスタ書込信号発生回
路４０は書込信号を発生し、その時点でデータλ力１ｉ
？Ｄｉｎに与えられた情報をステータスレジスタ５０に
書込む。これによって、動作モードｉＩＩＪＩＩＤ回路
６０はメモリ１０を指定された動作モードに設定する。
器２０と、ステータスレジスタ農込制御回路３０と、ス
テータスレジスタ書込信号発生回路４０と、ステータス
レジスタ５０と、動作モード糾ｗ回路６０とで構成され
ている。電源投入検出器２０は半導体記憶装置のｔａｌ
！圧が印加されたのを検知して、ステータスレジスタ書
込ｔ，１１１１１１回路３０を活性化する。この活性期
間中にアドレスＡｏ〜Ａ＋入力が特定番地（例えばＸ番
地）を指定すると、ステータスレジスタ書込信号発生回
路４０は書込信号を発生し、その時点でデータλ力１ｉ
？Ｄｉｎに与えられた情報をステータスレジスタ５０に
書込む。これによって、動作モードｉＩＩＪＩＩＤ回路
６０はメモリ１０を指定された動作モードに設定する。
最初の書込糾一人力ＷＥがメモリに印加されメモリが動
作を開始すると、この″ＷＴ“信号を入力されたステー
タスレジスタ書込糾ｗ＠路３０は非活性化されて、以後
アドレスがＸ番地を指定してもステータスレジスタ５０
への書込みは行われない。
作を開始すると、この″ＷＴ“信号を入力されたステー
タスレジスタ書込糾ｗ＠路３０は非活性化されて、以後
アドレスがＸ番地を指定してもステータスレジスタ５０
への書込みは行われない。
第２図は第１図の要郎の回路図を示す。電源投入検出器
２０は電源電圧ＶＣＣの投入を抵抗２１及びコンデンサ
２２によって積分し、インバータ２４．２５で波形整形
及び遅延して第３図（Ａ）に示す電源投入により徐々に
立上がる同図（Ｂ）に示す積分波形Ｖｃの立合がりを検
出して同図（Ｃ）に示すＨレベルの検出信号ＣＬを発生
する。
２０は電源電圧ＶＣＣの投入を抵抗２１及びコンデンサ
２２によって積分し、インバータ２４．２５で波形整形
及び遅延して第３図（Ａ）に示す電源投入により徐々に
立上がる同図（Ｂ）に示す積分波形Ｖｃの立合がりを検
出して同図（Ｃ）に示すＨレベルの検出信号ＣＬを発生
する。
ＦＥＴ （電界効果型トランジスタ）２３は電源遮断時
にコンデンサ２２を放電させるためのものである。
にコンデンサ２２を放電させるためのものである。
この検出信号ＣＬはステータスレジスタ書込糾御回路３
０の７リップ７ロツブ構成のナンド回路３２に供給され
、フリップフロツブをリセットしてステータスレジスタ
書込信号発生何路４０のノア回路４６に第３図（Ｅ）に
示すＬレベルのＷＣ信号を供給する。ステータスレジス
タ書込ｍｍ回路３０はナンド回路３１に最初にＬレベル
のＷＥ信号（第３図〈Ｄ）》が供給されるまでＷＣ信号
をＬレベルに保持する。
０の７リップ７ロツブ構成のナンド回路３２に供給され
、フリップフロツブをリセットしてステータスレジスタ
書込信号発生何路４０のノア回路４６に第３図（Ｅ）に
示すＬレベルのＷＣ信号を供給する。ステータスレジス
タ書込ｍｍ回路３０はナンド回路３１に最初にＬレベル
のＷＥ信号（第３図〈Ｄ）》が供給されるまでＷＣ信号
をＬレベルに保持する。
ステータスレジスタ書込信号発生回路４０はイクスクル
ーシブノ７回路４１〜４２で第３図（Ｆ）に小すアドレ
スの各ビットＡｏ〜ＡｉをＸ番地の各ビットＸｏ〜Ｘｉ
と比較し、アンド回路４３はこのノア回路出力を供給さ
れて、上記全ビットが一致したときＨレベルとなる第３
図（Ｇ）に示すＡＭ信号を出力する。ＡＭ信号はそのま
ま及び遅延インバータ４４を経てナンド回路４５に供給
され、ここで第３図（Ｈ）に示すφＷ信号が生成されノ
ア回路４６に供給される。ノア回路４６はＷＣ信号がＬ
レベルであるときのみ上記φＷ信号を通過させて第３図
（Ｉ）に示すＷＳＲ信号とし、ステータスレジスタ５０
のナント回路５２．５３夫々に供給する。
ーシブノ７回路４１〜４２で第３図（Ｆ）に小すアドレ
スの各ビットＡｏ〜ＡｉをＸ番地の各ビットＸｏ〜Ｘｉ
と比較し、アンド回路４３はこのノア回路出力を供給さ
れて、上記全ビットが一致したときＨレベルとなる第３
図（Ｇ）に示すＡＭ信号を出力する。ＡＭ信号はそのま
ま及び遅延インバータ４４を経てナンド回路４５に供給
され、ここで第３図（Ｈ）に示すφＷ信号が生成されノ
ア回路４６に供給される。ノア回路４６はＷＣ信号がＬ
レベルであるときのみ上記φＷ信号を通過させて第３図
（Ｉ）に示すＷＳＲ信号とし、ステータスレジスタ５０
のナント回路５２．５３夫々に供給する。
ステータスレジスタ５０はナンド回路５２．５３．５４
．５５で構成したフリップ７ロツブであり、ナンド回路
５２に第３図（Ｊ）に示すデータ入力端子Ｑｉｎの入力
信号が供給され、ナント回路５３に入力信号をインバー
タ５１で反転した信号が供給され、ステータスレジスタ
書込信号発生回路４０よりの信号ＷＳＲ＄Ｈレベルのと
きデータ入力端子Ｄｉｎから供給される情報［）ｓｒを
ラッチして、ナント回路５４．５５夫々より信号ＳＲ，
ＳＲとして動作モードｔｉｌｌ部回路６０に供給する。
．５５で構成したフリップ７ロツブであり、ナンド回路
５２に第３図（Ｊ）に示すデータ入力端子Ｑｉｎの入力
信号が供給され、ナント回路５３に入力信号をインバー
タ５１で反転した信号が供給され、ステータスレジスタ
書込信号発生回路４０よりの信号ＷＳＲ＄Ｈレベルのと
きデータ入力端子Ｄｉｎから供給される情報［）ｓｒを
ラッチして、ナント回路５４．５５夫々より信号ＳＲ，
ＳＲとして動作モードｔｉｌｌ部回路６０に供給する。
これによって、第３図の時点■で電源投入後、アドレス
で特定番地Ｘを指定すると、これに伴なってステータス
レジスタ５０に情報Ｄｓｒが書込まれて保持される。時
点■でメモリ１０への最初の書込みが行われステータス
レジスタ書込制御回路３０が非活性化されると、その後
時点■でアドレスがＸ番地を指定してもステータスレジ
スタ５０が書変わることはなく、メモリ１０のＸ番地が
アクセスされる。
で特定番地Ｘを指定すると、これに伴なってステータス
レジスタ５０に情報Ｄｓｒが書込まれて保持される。時
点■でメモリ１０への最初の書込みが行われステータス
レジスタ書込制御回路３０が非活性化されると、その後
時点■でアドレスがＸ番地を指定してもステータスレジ
スタ５０が書変わることはなく、メモリ１０のＸ番地が
アクセスされる。
ところで、メモリの中には端子数の低減を狙ってデータ
入力端子とデータ出力端子を共有し、データ入出力靖子
Ｉ／Ｏとして持つものが存在する。
入力端子とデータ出力端子を共有し、データ入出力靖子
Ｉ／Ｏとして持つものが存在する。
このようなメモリは、書込み時即ち、ＷＥがＬレベルの
時にデータ入出力端子Ｉ／Ｏをデータ入力として使用し
、これ以外の時即ち、ＷＥがＨレベルの時にデータ入出
力＠ｉ？ｒ／０をデータ出力として使用する。従って、
このようなデータ入出力共有型のメモリでは、第１実施
例においてＷＥがＨレベルの読出し時にステータスレジ
スタに対する書込みを行おうとしてデータ入出力端子■
／○に入力レベルを強糾印加すると、その時点で読み出
しているデータ出力と競合し、所謂バスファイトを起こ
してしまう。即ち、このようなデータ入出力共有型メモ
リの場合は、データ入出力蝙子ｌ／０に与えた情報をス
テータスレジスタに書込むことはできない。これを解決
したのが次の第２，第３実施例である。
時にデータ入出力端子Ｉ／Ｏをデータ入力として使用し
、これ以外の時即ち、ＷＥがＨレベルの時にデータ入出
力＠ｉ？ｒ／０をデータ出力として使用する。従って、
このようなデータ入出力共有型のメモリでは、第１実施
例においてＷＥがＨレベルの読出し時にステータスレジ
スタに対する書込みを行おうとしてデータ入出力端子■
／○に入力レベルを強糾印加すると、その時点で読み出
しているデータ出力と競合し、所謂バスファイトを起こ
してしまう。即ち、このようなデータ入出力共有型メモ
リの場合は、データ入出力蝙子ｌ／０に与えた情報をス
テータスレジスタに書込むことはできない。これを解決
したのが次の第２，第３実施例である。
第４図は本発明の第２実施例のブロック図、第５Ｆｊ！
Ｊはその要郎の回路図を示す。局図中、第１図及び第２
図と同一構成部分には同一符号を付し、その説明を省略
する。
Ｊはその要郎の回路図を示す。局図中、第１図及び第２
図と同一構成部分には同一符号を付し、その説明を省略
する。
第４図に示すメモリ１５はデータ入出力端子Ｉ／Ｏより
データ入出力を行ない、また、アドレスＡ０〜Ａｎで番
地を指定される。この場合、ステ−タス９ジスタ書込信
号発生回路４０のイクスクルーシブノア回路４１〜４２
にはアドレスの一部Ａｏ〜Ａｉが供給され、ステータス
レジスタ５０のナンド回路５２．５３にはアドレスの他
の一部Ａｊ−Ａｎが夫々供給される。この実施例では、
Ｉ１投入検出器２０は、半導体記憶装置に電源電圧が印
加されたのを検知してステータスレジスタ婁込−１１回
路３０を活性化する。この活性ｖＩｇ問中に７ドレス入
力の一部《例えばＡ。〜Ａｉ＞が特定番地（Ｘ）を指定
すると、ステータスレジスタ書込信号発生回路４０は、
書込信号を発生し、その時点でアドレス入力の他の一部
（Ｗ４えばＡｊ〜Ａｎ）に与えられた情報をステータス
レジスタ５０に書込む。これによって、動作モード＄１
１１１１１回路６０はメモリ１５を指定された動作モー
ドに設定する。最初の書込ｔｌ１ｍ入力ＷＥがメモリ１
５に印加され、メモリ１５が動作を開始すると、このＷ
Ｅ信号を入力されたステータスレジスタ書込糾御回路３
０は非活性化されて、以後アドレスがＸ番地を指定して
もステータスレジスタ５０への書込みは行われない。
データ入出力を行ない、また、アドレスＡ０〜Ａｎで番
地を指定される。この場合、ステ−タス９ジスタ書込信
号発生回路４０のイクスクルーシブノア回路４１〜４２
にはアドレスの一部Ａｏ〜Ａｉが供給され、ステータス
レジスタ５０のナンド回路５２．５３にはアドレスの他
の一部Ａｊ−Ａｎが夫々供給される。この実施例では、
Ｉ１投入検出器２０は、半導体記憶装置に電源電圧が印
加されたのを検知してステータスレジスタ婁込−１１回
路３０を活性化する。この活性ｖＩｇ問中に７ドレス入
力の一部《例えばＡ。〜Ａｉ＞が特定番地（Ｘ）を指定
すると、ステータスレジスタ書込信号発生回路４０は、
書込信号を発生し、その時点でアドレス入力の他の一部
（Ｗ４えばＡｊ〜Ａｎ）に与えられた情報をステータス
レジスタ５０に書込む。これによって、動作モード＄１
１１１１１回路６０はメモリ１５を指定された動作モー
ドに設定する。最初の書込ｔｌ１ｍ入力ＷＥがメモリ１
５に印加され、メモリ１５が動作を開始すると、このＷ
Ｅ信号を入力されたステータスレジスタ書込糾御回路３
０は非活性化されて、以後アドレスがＸ番地を指定して
もステータスレジスタ５０への書込みは行われない。
第６図（Ａ）〜（Ｋ）に示す第５図の回路各部の動作波
形図は第３図と略同一であり、第６図ＬＪ）に示すアド
レスの他の一部Ａｊ−Ａｎによって情報Ｑｓｒが供給さ
れることが異なっている。
形図は第３図と略同一であり、第６図ＬＪ）に示すアド
レスの他の一部Ａｊ−Ａｎによって情報Ｑｓｒが供給さ
れることが異なっている。
第６図に示す時点■で情報［）ｓｒがステータスレジス
タ５０に保持され、時点■でメモリ１５への最初の書込
みが行なわれると、時点■でアドレスＡＯ−Ａ＊がＸ番
地を指定してもステータスレジスタ５０がａ！！ｉ！わ
ることはなく、メモリ１５のＸ番地がアクセスされる。
タ５０に保持され、時点■でメモリ１５への最初の書込
みが行なわれると、時点■でアドレスＡＯ−Ａ＊がＸ番
地を指定してもステータスレジスタ５０がａ！！ｉ！わ
ることはなく、メモリ１５のＸ番地がアクセスされる。
つまり、この実施例ではステータスレジスタ５０にセッ
トする情報［）ｓｒをアドレスの他の一部Ａｊ−Ａｎよ
り供給することによってバスファイトを防止している。
トする情報［）ｓｒをアドレスの他の一部Ａｊ−Ａｎよ
り供給することによってバスファイトを防止している。
第７図は本発明の第３実施例のブロック図、第８図はそ
の要部の回路図を示す。同図中、第１図及び第２図と同
一構成刊分には同一符号を付し、その説明を省略する。
の要部の回路図を示す。同図中、第１図及び第２図と同
一構成刊分には同一符号を付し、その説明を省略する。
第７図に示すメモリ１０の入力端子Ｄｉｎはデー？入出
力端子Ｉ／Ｏに接続され、メモリ１０の出力端子■ｏｕ
ｔは出力バツフ７回路８０を介してデータ入出力端了１
／Ｏに接続されている。
力端子Ｉ／Ｏに接続され、メモリ１０の出力端子■ｏｕ
ｔは出力バツフ７回路８０を介してデータ入出力端了１
／Ｏに接続されている。
電源投入検出器２０は半導体記憶装置に電源電圧が印加
されたのを検知して、ステータスレジスタ書込制御（ロ
）路３０を活性化するとともに、出力制一回路７０をリ
セットして出力バツフ７回路８０を高インピーダンス状
態に設定し、データ入出力端子１／０に外部からレベル
を強ＩＩＩ印館できる状態に設定する。この後、アドレ
ス入力（ Ａ ｏ〜Ａ１）が特定番地（Ｘ）を指定する
と、ステータスレジスタ書込信号発生回路４０は、書込
信号を発生し、その時点でデータ入出力端子Ｉ／Ｏに与
えられた情報をステータスレジスタに書込む。
されたのを検知して、ステータスレジスタ書込制御（ロ
）路３０を活性化するとともに、出力制一回路７０をリ
セットして出力バツフ７回路８０を高インピーダンス状
態に設定し、データ入出力端子１／０に外部からレベル
を強ＩＩＩ印館できる状態に設定する。この後、アドレ
ス入力（ Ａ ｏ〜Ａ１）が特定番地（Ｘ）を指定する
と、ステータスレジスタ書込信号発生回路４０は、書込
信号を発生し、その時点でデータ入出力端子Ｉ／Ｏに与
えられた情報をステータスレジスタに書込む。
これによって、動作モード制蓼回路６０はメモリを指定
された動作モードに設定する。最初の塵込ｔｌｌＪｗ人
力ＷＥがメモリに印加され、メモリ１０が動作を開始す
ると、このＷＥ信号を入力されたステータスレジスタ書
込ＩＩｌＩＩＩＩ１回路３０は非活性化されて、以後ア
ドレスがＸ番地を指定してもステータスレジスタ５０へ
の書込みは行われない。また、ＷＥ信号は、局時に出力
ＩＩＪｗ１回路７０をセットし、これ以後、出力バツフ
７回路８０の活性化、非活性化はＷＥ信号の状態に基づ
いて副Ｗされる。
された動作モードに設定する。最初の塵込ｔｌｌＪｗ人
力ＷＥがメモリに印加され、メモリ１０が動作を開始す
ると、このＷＥ信号を入力されたステータスレジスタ書
込ＩＩｌＩＩＩＩ１回路３０は非活性化されて、以後ア
ドレスがＸ番地を指定してもステータスレジスタ５０へ
の書込みは行われない。また、ＷＥ信号は、局時に出力
ＩＩＪｗ１回路７０をセットし、これ以後、出力バツフ
７回路８０の活性化、非活性化はＷＥ信号の状態に基づ
いて副Ｗされる。
出力制御目路７０は第８図に示す如く、フリツプフ０ツ
プ構成のナンド回路７１．７２と、アンド回路７３とよ
りなり、第９図（Ａ）．（８）に示す電象Ｖｃｃ，信号
Ｖｃの立上がり時に電源投入検出器２０より第９図（Ｃ
）に示すＨレベルのＣＬ信号がナンド回路７２に供給さ
れるとフリップフＯツブが同図（Ｅ）に示す如くリセッ
トざれる。
プ構成のナンド回路７１．７２と、アンド回路７３とよ
りなり、第９図（Ａ）．（８）に示す電象Ｖｃｃ，信号
Ｖｃの立上がり時に電源投入検出器２０より第９図（Ｃ
）に示すＨレベルのＣＬ信号がナンド回路７２に供給さ
れるとフリップフＯツブが同図（Ｅ）に示す如くリセッ
トざれる。
その後、ナント回路７１にＬレベルのＷＥ信号が供給さ
れるとフリップフロツブがセットされて、それ双綺アン
ド回路７３はＷＥ信号を第９図（Ｆ）に示すＯＥ信号と
して出力バツフ７回路８０のアンド回路８１．８２夫々
に供給する。
れるとフリップフロツブがセットされて、それ双綺アン
ド回路７３はＷＥ信号を第９図（Ｆ）に示すＯＥ信号と
して出力バツフ７回路８０のアンド回路８１．８２夫々
に供給する。
出力バッノ７回路８０はアンド回路８１．８２夫々にメ
モリ１０のデータ出力信号［）ｏｕｔ及びその反転信号
［）ｏｕｔ夫々を供給され、アンド回路８１．８２夫々
の出力がＮチャンネルＦＥＴ８３，８４夫々のゲートに
供給されており、ＦＥＴ８３．８４のドレインはデータ
入出力端子Ｉ／Ｏに共通接続されている。ＯＦ信号のＨ
レベル時にＦＥＴ８３．８４はデータ出力信号Ｑｏｕｔ
のレベルに応じたレベルの信号をデータ入出力端子Ｉ／
Ｏより出力し、ＯＥ信号のＬレベル時にＦＥＴ８３，８
４は共に遮断してデータ入出力端子Ｉ／Ｏをハイインピ
ーダンス状態とする（第９図（Ｇ））．第９＠に示す時
点■で電源が投入されるとデータ入出力端子Ｉ／Ｏはハ
イインピーダンス状態となり、最初にＬレベルのＷＥ信
号が人来する時点■までにデータ入出力端子Ｉ／Ｏより
情報［）Ｓｒが入来するとこれがステ７タスレジスタ５
０に書込まれる。この後はデータ入出力端子Ｉ／ＯはＷ
Ｅ信号のＨレベル時にメモリ１０の読出し、Ｌレベル時
にメモリ１０の書込みとして使用される。
モリ１０のデータ出力信号［）ｏｕｔ及びその反転信号
［）ｏｕｔ夫々を供給され、アンド回路８１．８２夫々
の出力がＮチャンネルＦＥＴ８３，８４夫々のゲートに
供給されており、ＦＥＴ８３．８４のドレインはデータ
入出力端子Ｉ／Ｏに共通接続されている。ＯＦ信号のＨ
レベル時にＦＥＴ８３．８４はデータ出力信号Ｑｏｕｔ
のレベルに応じたレベルの信号をデータ入出力端子Ｉ／
Ｏより出力し、ＯＥ信号のＬレベル時にＦＥＴ８３，８
４は共に遮断してデータ入出力端子Ｉ／Ｏをハイインピ
ーダンス状態とする（第９図（Ｇ））．第９＠に示す時
点■で電源が投入されるとデータ入出力端子Ｉ／Ｏはハ
イインピーダンス状態となり、最初にＬレベルのＷＥ信
号が人来する時点■までにデータ入出力端子Ｉ／Ｏより
情報［）Ｓｒが入来するとこれがステ７タスレジスタ５
０に書込まれる。この後はデータ入出力端子Ｉ／ＯはＷ
Ｅ信号のＨレベル時にメモリ１０の読出し、Ｌレベル時
にメモリ１０の書込みとして使用される。
つまり、この実施例では出力ＩＩＪＩＩ１１回路７０に
よって、電源投入後ＷＥ信号の入来即ちメモリ１０の書
込みが行なわれるまでデータ入出力端子■／０を強制的
にハイインピーダンスとしてバスフ７イトの発生を防止
している。
よって、電源投入後ＷＥ信号の入来即ちメモリ１０の書
込みが行なわれるまでデータ入出力端子■／０を強制的
にハイインピーダンスとしてバスフ７イトの発生を防止
している。
上述の如く、本発明の半導体記憶装置によれば、メモリ
の動作モードを設定するために特別な外部端子を必要と
せず、またメモリの有効領域を損なうことがなく、また
、メモリのデータ入出力端子のバスファイトの発生を防
止でき、実用上きわめて有用である。
の動作モードを設定するために特別な外部端子を必要と
せず、またメモリの有効領域を損なうことがなく、また
、メモリのデータ入出力端子のバスファイトの発生を防
止でき、実用上きわめて有用である。
第１図は本発明装置の第１実施例のブロック図、第２図
は第１図の要部の回路図、 第３図は第２図の回路図の回路各部の信号波形図、 第４図は本発明装置の第２実施例のブロック図、第５図
は第４図の要部の回路図、 第６図は第５図の回路各部の信号波形図、第７図は本発
明装置の第３寅施例のブロック図、第８図は第７図の要
部の回路図、 第９図は第８図の回路各部の信号波形図、第１０図、第
１２図夫々は従来装置の各例のブロック図、 第１１図、第１３Ｆｊ！Ｊ夫々は第１０図、第１２図夫
々の信号波形図である。 図において、 １０はメモリ、 ２ ０ ４．２電源投入検出器、 ３０はステータスレジスタ書込制御回路、４０はステー
タスレジスタ書込信号発生回路、５０はステータスレジ
スタ、 ６０は動作モードｉＩＩＪＩ１１回路、７０は出力！１
１１＠路、 ８０は出力バッファ回路 を示す。 本Ｑ発６月挽賀の第１突雄勢ｊ０７゜ロック図第１図 第１図のＩＰ部の口將図 第２図 ｉ２［！ｌｆ７ｌｔｌ４Ｗのｆｉ；ｔｌ［ａ第６図 本Ｊ楚明表１の第２災７！伊ｊの７０ヮフ図第４図 １５ ！Ａ４図の讐邪の口紺Ｈｊ 第５図 ＴＳ８図のｌ路各邪初４１３濃形図 第９図 彩ξ米．獲覆の′ｌＡ１伊攬７゜口・リフ図第１０図 ′ｌＦ３１０図Φ口′Ｉ６−各邪功介号Ｊ形図第１１図
は第１図の要部の回路図、 第３図は第２図の回路図の回路各部の信号波形図、 第４図は本発明装置の第２実施例のブロック図、第５図
は第４図の要部の回路図、 第６図は第５図の回路各部の信号波形図、第７図は本発
明装置の第３寅施例のブロック図、第８図は第７図の要
部の回路図、 第９図は第８図の回路各部の信号波形図、第１０図、第
１２図夫々は従来装置の各例のブロック図、 第１１図、第１３Ｆｊ！Ｊ夫々は第１０図、第１２図夫
々の信号波形図である。 図において、 １０はメモリ、 ２ ０ ４．２電源投入検出器、 ３０はステータスレジスタ書込制御回路、４０はステー
タスレジスタ書込信号発生回路、５０はステータスレジ
スタ、 ６０は動作モードｉＩＩＪＩ１１回路、７０は出力！１
１１＠路、 ８０は出力バッファ回路 を示す。 本Ｑ発６月挽賀の第１突雄勢ｊ０７゜ロック図第１図 第１図のＩＰ部の口將図 第２図 ｉ２［！ｌｆ７ｌｔｌ４Ｗのｆｉ；ｔｌ［ａ第６図 本Ｊ楚明表１の第２災７！伊ｊの７０ヮフ図第４図 １５ ！Ａ４図の讐邪の口紺Ｈｊ 第５図 ＴＳ８図のｌ路各邪初４１３濃形図 第９図 彩ξ米．獲覆の′ｌＡ１伊攬７゜口・リフ図第１０図 ′ｌＦ３１０図Φ口′Ｉ６−各邪功介号Ｊ形図第１１図
Claims (4)
- （１）メモリ（１０）の動作モードの選択を設定するた
めのステータスレジスタ（５０）を有する半導体記憶装
置において、 電源投入を検出する電源投入検出器（２０）と、アドレ
ス入力を特定番地と比較して一致したとき動作モード情
報の書込みを指示するステータスレジスタ書込信号発生
回路（４０）と、 該電源投入後、最初のメモリ書込指示信号が供給される
までの間該ステータスレジスタ書込信号発生回路（４０
）を活性化するステータスレジスタ書込制御回路（３０
）とを有し、 該ステータスレジスタ書込信号発生回路（４０）からの
書込指示信号によりメモリ（１０）のデータ入力端子か
ら供給される動作モード情報を該ステータスレジスタ（
５０）に書込み保持することを特徴とする半導体記憶装
置。 - （２）メモリ（１０）の動作モードの選択を設定するた
めのステータスレジスタ（５０）を有する半導体記憶装
置において、 電源投入を検出する電源投入検出器（２０）と、アドレ
ス入力を特定番地と比較して一致したとき動作モード情
報の書込みを指示するステータスレジスタ書込信号発生
回路（４０）と、 該電源投入後、最初のメモリ書込指示信号が供給される
までの間該ステータスレジスタ書込信号発生回路（４０
）を活性化するステータスレジスタ書込制御回路（３０
）とを有し、 該ステータスレジスタ書込信号発生回路（４０）からの
書込指示信号によりメモリ（１０）のアドレスの一部と
して供給される動作モード情報を該ステータスレジスタ
（５０）に書込み保持することを特徴とする半導体記憶
装置。 - （３）メモリ（１０）の動作モードの選択を設定するた
めのステータスレジスタ（５０）を有する半導体記憶装
置において、 電源投入を検出する電源投入検出器（２０）と、アドレ
ス入力を特定番地と比較して一致したとき動作モード情
報の書込みを指示するステータスレジスタ書込信号発生
回路（４０）と、 該電源投入後、最初のメモリ書込指示信号が供給される
までの間該ステータスレジスタ書込信号発生回路（４０
）を活性化するステータスレジスタ書込制御回路（３０
）と、 該電源投入後、最初のメモリ書込指示信号が供給される
までの間メモリのデータ入出力端子に設けられた出力バ
ッファ回路（８０）をハイインピーダンス状態とする出
力制御回路（７０）とを有し、 該ステータスレジスタ書込信号発生回路（４０）からの
書込指示信号によりメモリ（１０）のデータ入出力端子
から供給される動作モード情報を該ステータスレジスタ
（５０）に書込み保持することを特徴とする半導体記憶
装置。 - （４）電源投入を検出する電源投入検出器（２０）の出
力信号によつてセットされるとともに、電源投入後最初
のメモリ書込信号によつてリセットされるフリップフロ
ップ回路（７１、７２）を有し、少なくとも該フリップ
フロップ回路（７１、７２）のセット期間中は、メモリ
のデータ入出力端子に設けられた出力バッファ回路（８
０）をハイインピーダンス状態とする出力制御回路（７
０）を設けたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012381A JP2813223B2 (ja) | 1990-01-22 | 1990-01-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012381A JP2813223B2 (ja) | 1990-01-22 | 1990-01-22 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03216891A true JPH03216891A (ja) | 1991-09-24 |
| JP2813223B2 JP2813223B2 (ja) | 1998-10-22 |
Family
ID=11803695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012381A Expired - Fee Related JP2813223B2 (ja) | 1990-01-22 | 1990-01-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2813223B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200504A (ja) * | 2006-01-30 | 2007-08-09 | Fujitsu Ltd | 半導体メモリ、メモリコントローラ及び半導体メモリの制御方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4778321B2 (ja) * | 2006-01-30 | 2011-09-21 | 富士通セミコンダクター株式会社 | 半導体メモリ、メモリシステム |
-
1990
- 1990-01-22 JP JP2012381A patent/JP2813223B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007200504A (ja) * | 2006-01-30 | 2007-08-09 | Fujitsu Ltd | 半導体メモリ、メモリコントローラ及び半導体メモリの制御方法 |
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| Publication number | Publication date |
|---|---|
| JP2813223B2 (ja) | 1998-10-22 |
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