JPH03216897A - シフトレジスタ - Google Patents
シフトレジスタInfo
- Publication number
- JPH03216897A JPH03216897A JP2010816A JP1081690A JPH03216897A JP H03216897 A JPH03216897 A JP H03216897A JP 2010816 A JP2010816 A JP 2010816A JP 1081690 A JP1081690 A JP 1081690A JP H03216897 A JPH03216897 A JP H03216897A
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- JP
- Japan
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- terminal
- parallel
- shift
- input
- shift register
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はセット、リセット付Ｄ−フリツブフロツブと
ＡＮＤケート、インバータ、アナログス．イッチとを備
えたシフトレジスタに関するものである。
ＡＮＤケート、インバータ、アナログス．イッチとを備
えたシフトレジスタに関するものである。
第３図は従来のシフトレジスタの回路図である。図にお
いて、１〜４はセット、リセット付Ｄ−フリップフロッ
プ、５〜１２はＡＮＤゲート、１３はインバータ、１４
、１５、１６、１７はパラレルデータ入力端子、ｌ８は
シリアルシフト・パラレルロード選択端子、１９はシフ
トクロツク入力端子、２０はシリアルデータ入力端子、
２１は出力端子である。
いて、１〜４はセット、リセット付Ｄ−フリップフロッ
プ、５〜１２はＡＮＤゲート、１３はインバータ、１４
、１５、１６、１７はパラレルデータ入力端子、ｌ８は
シリアルシフト・パラレルロード選択端子、１９はシフ
トクロツク入力端子、２０はシリアルデータ入力端子、
２１は出力端子である。
次に動作について説明する。
まず、パラレル入力データをシリアルデータとして出力
させる場合については、シリアルシフト、パラレルロー
ド端子１８を“Ｌ”にすることにより、データ入力端子
１４〜１７に入力されたデータがＤ−フリップフロツプ
１〜４のセット、リセット端子に入力され、これらＤ−
フリップフロップ１〜４のＱ出力がラッチされる。この
時点でシリアルシフト・パラレルロード選択端子１８を
“Ｈ”にしてＡＮＤゲート５〜１２により、データ入力
端子１４〜１７のパラレル入力データがＤ−フリップフ
ロップ１〜４に入力されることを禁止した上で、シフト
クロック入力端子１９から入力されるクロツク信号に同
期して、この人刀の立ち上りてＤ−フリップフロップ１
〜４のラッチされた各Ｑ出力が出力端子２１よりシフト
アウトされる。
させる場合については、シリアルシフト、パラレルロー
ド端子１８を“Ｌ”にすることにより、データ入力端子
１４〜１７に入力されたデータがＤ−フリップフロツプ
１〜４のセット、リセット端子に入力され、これらＤ−
フリップフロップ１〜４のＱ出力がラッチされる。この
時点でシリアルシフト・パラレルロード選択端子１８を
“Ｈ”にしてＡＮＤゲート５〜１２により、データ入力
端子１４〜１７のパラレル入力データがＤ−フリップフ
ロップ１〜４に入力されることを禁止した上で、シフト
クロック入力端子１９から入力されるクロツク信号に同
期して、この人刀の立ち上りてＤ−フリップフロップ１
〜４のラッチされた各Ｑ出力が出力端子２１よりシフト
アウトされる。
次に、シリアル入力テータを出力端子２１からシフトア
ウトさせる場合については、シリアルシフト゜パラレル
ロード選択端子１８を“Ｈ”にして、ＡＮＤゲート５〜
１２によりデータ入力端子１４〜ｌ７のパラレル入力デ
ータがＤ−フリップフロップ１〜４に入力されることを
禁止した状態としてやると、シリアルデータ入力端子２
０から入力されるシリアルデータはシフトクロツクの立
ち上りに同期して出力端子２１よりシフトアウトされる
。
ウトさせる場合については、シリアルシフト゜パラレル
ロード選択端子１８を“Ｈ”にして、ＡＮＤゲート５〜
１２によりデータ入力端子１４〜ｌ７のパラレル入力デ
ータがＤ−フリップフロップ１〜４に入力されることを
禁止した状態としてやると、シリアルデータ入力端子２
０から入力されるシリアルデータはシフトクロツクの立
ち上りに同期して出力端子２１よりシフトアウトされる
。
この状態をタイムチャートで示すと第４図の様になる。
図において、パラレルデータ入力端子１４〜１７、シリ
アルデータ入力端子２０の状態は任意に決めたものであ
る。
アルデータ入力端子２０の状態は任意に決めたものであ
る。
上述の内、シリアルシフト・パラレルロート信号１８は
シフトクロツク入力端子１９のシフトクロックより文周
等によりつくり出されるものとする。
シフトクロツク入力端子１９のシフトクロックより文周
等によりつくり出されるものとする。
従来のシフトレジスタ回路は以上のように構成ざれてい
たので、刻々と変化するパラレル入力データを連続して
シリアルデータとして出力端子からとり出す場合、シフ
トクロツクよりシレアルシフト・・パラレルロード選択
信号をつくり出しているために、若干シリアルシフト・
パラレルロード選択信号はシフトクロツクより遅れを生
し、このために出力端子から出力される信号に第５図に
示す如くハザードを生じるという問題点を有していた。
たので、刻々と変化するパラレル入力データを連続して
シリアルデータとして出力端子からとり出す場合、シフ
トクロツクよりシレアルシフト・・パラレルロード選択
信号をつくり出しているために、若干シリアルシフト・
パラレルロード選択信号はシフトクロツクより遅れを生
し、このために出力端子から出力される信号に第５図に
示す如くハザードを生じるという問題点を有していた。
この発明は上記のような問題点を解消するためになされ
たものでアナログスイッチを使フてパラレル入力データ
を連続してシリアルデータとしてとったす場合に出力端
子の出力にハザードが発生することを抑えたシフトレジ
スタを得ることを目的とする。
たものでアナログスイッチを使フてパラレル入力データ
を連続してシリアルデータとしてとったす場合に出力端
子の出力にハザードが発生することを抑えたシフトレジ
スタを得ることを目的とする。
この発明に係るシフトレシスタは、シリアルデータ入力
端子とパラレルデータ入力端子との間にアナログスイッ
チを入れることにより、シリアルデータ入力端子とパラ
レルテータ入力端子とを短絡、開放できるようにしたも
のである。
端子とパラレルデータ入力端子との間にアナログスイッ
チを入れることにより、シリアルデータ入力端子とパラ
レルテータ入力端子とを短絡、開放できるようにしたも
のである。
（作用）
この発明におけるシフトレシスタは、シフトレジスタに
パラレルデータを入力する場合、Ｄ−フリップフロップ
のセット入力とＤ入力（これはシリアルデータ入力端子
）とが同じであることにより、出力端子の出力にシリア
ルデータ入力か現われてもハザートとはならない。
パラレルデータを入力する場合、Ｄ−フリップフロップ
のセット入力とＤ入力（これはシリアルデータ入力端子
）とが同じであることにより、出力端子の出力にシリア
ルデータ入力か現われてもハザートとはならない。
〔実施例］
以下、この発明の一実施例を図について説明する。第１
図において、前記従来のものと同一部分には同一の符号
を付けてあるので、その説明は省略する。図中符号２２
、２３はアナログスイッチ、２４はアナログスイッチ制
御端子である。
図において、前記従来のものと同一部分には同一の符号
を付けてあるので、その説明は省略する。図中符号２２
、２３はアナログスイッチ、２４はアナログスイッチ制
御端子である。
次に動作について説明する。
シフトレシスタはパラレルデータ入力端子１４〜１７の
パラレルデータをシフトクロツク入力端子１９のシフト
クロックからつくり出したシリアルシフトパラレルロー
ト選択端子１８のシリアルシフトパラレルロード選択信
号により出力端子２１からシフトアウトする場合、アナ
ロクスイッチ制御端子２４を“Ｌ”にすることによりア
ナログスイッチ２２をＯＮ、アナログスイッチ２３をＯ
ＦＦＬた状態にして置く。この状態でパラレルデータ入
力端子１４〜１７のパラレル入力データを連続して出力
端子２１からとり出す場合、第２図のタイムチャートに
示すようにシリアルシフトパラレル選択端子１８のシリ
アルシフトパラレルロ一ド選択信号かシフトクロツク入
力端子１９のシフトクロツクより遅れを生じていても、
Ｄ−フリツブフロツブ１のＤ入力がパラレルデータ入力
端子１４のパラレルデータ入力と同じであることにより
出力端子２１に従来のようなハザードは生じない。
パラレルデータをシフトクロツク入力端子１９のシフト
クロックからつくり出したシリアルシフトパラレルロー
ト選択端子１８のシリアルシフトパラレルロード選択信
号により出力端子２１からシフトアウトする場合、アナ
ロクスイッチ制御端子２４を“Ｌ”にすることによりア
ナログスイッチ２２をＯＮ、アナログスイッチ２３をＯ
ＦＦＬた状態にして置く。この状態でパラレルデータ入
力端子１４〜１７のパラレル入力データを連続して出力
端子２１からとり出す場合、第２図のタイムチャートに
示すようにシリアルシフトパラレル選択端子１８のシリ
アルシフトパラレルロ一ド選択信号かシフトクロツク入
力端子１９のシフトクロツクより遅れを生じていても、
Ｄ−フリツブフロツブ１のＤ入力がパラレルデータ入力
端子１４のパラレルデータ入力と同じであることにより
出力端子２１に従来のようなハザードは生じない。
また、シリアルデータ入力端子２０からのデータをシフ
トレジスタからシフトアウトする場合にはアナログスイ
ッチ制御端子２４を“Ｈ”にすることによりアナログス
イッチ２２をＯＦＦ、アナロクスイッチ２３をＯＮさせ
てシリアルデータ入力端子２０とＤ−フリップフロップ
１のＤ入力を短絡した状態として置き、前記従来のもの
と同様の方法で出力端子２１からデータを得る。
トレジスタからシフトアウトする場合にはアナログスイ
ッチ制御端子２４を“Ｈ”にすることによりアナログス
イッチ２２をＯＦＦ、アナロクスイッチ２３をＯＮさせ
てシリアルデータ入力端子２０とＤ−フリップフロップ
１のＤ入力を短絡した状態として置き、前記従来のもの
と同様の方法で出力端子２１からデータを得る。
なお、上記実施例ではセット、リセット付Ｄ−フリップ
フロップ１〜４は４個とし、４ビットのパラレルデータ
をシリアルテータとするシフトレジスタの場合について
述べたが、ビット数については何ビットであフてもよい
。
フロップ１〜４は４個とし、４ビットのパラレルデータ
をシリアルテータとするシフトレジスタの場合について
述べたが、ビット数については何ビットであフてもよい
。
以上のようにこの発明によれば、アナログスイッチによ
りＤ−フリップフロップのＤ入力とセット入力が短絡さ
れることにより、パラレル入力データを連続してシリア
ルテータとして出力する場合に出力端子にハザートを発
生させないという効果が得られる。
りＤ−フリップフロップのＤ入力とセット入力が短絡さ
れることにより、パラレル入力データを連続してシリア
ルテータとして出力する場合に出力端子にハザートを発
生させないという効果が得られる。
第１図はこの発明の一実施例によるシフトレジスタの回
路図、第２図は第１図のシフトレジスタを使用した場合
の動作説明のタイムチャート、第３図は従来のシフトレ
ジスタの回路図、第４図は第３図のシフトレジスタの動
作説明のタイムチャート、第５図は第３図のシフトレジ
スタのハザードを示すタイムチャートである。 図において、１〜４はセットリセット付Ｄ−フリップフ
ロツプ、５〜１２はＡＮＤゲート、１３はインバータ、
１４〜１７はパラレルデータ入力端子、１８はシリアル
シフトパラレルロ一ド選択端子、１９はシフトクロツク
、２０はシリアルデータ入力端子、２１は出力端子、２
２、２３はアナログスイッチ、２４はアナログスイッチ
制御端子を示す。 なお、図中、同一符号は同一 または相当部分を示す。
路図、第２図は第１図のシフトレジスタを使用した場合
の動作説明のタイムチャート、第３図は従来のシフトレ
ジスタの回路図、第４図は第３図のシフトレジスタの動
作説明のタイムチャート、第５図は第３図のシフトレジ
スタのハザードを示すタイムチャートである。 図において、１〜４はセットリセット付Ｄ−フリップフ
ロツプ、５〜１２はＡＮＤゲート、１３はインバータ、
１４〜１７はパラレルデータ入力端子、１８はシリアル
シフトパラレルロ一ド選択端子、１９はシフトクロツク
、２０はシリアルデータ入力端子、２１は出力端子、２
２、２３はアナログスイッチ、２４はアナログスイッチ
制御端子を示す。 なお、図中、同一符号は同一 または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 セット、リセット入力付Ｄ−フリップフロップとこのＤ
−フリップフロップに接続される ＡＮＤゲート、インバータ、アナログスイッチとで構成
されるシフトレジスタにおいて、前記Ｄ−フリップフロ
ップのＤ入力とこのＤ−フリップフロップのセット入力
とを前記アナログスイッチにより短絡、開放できるよう
にしたことを特徴とするシフトレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010816A JPH03216897A (ja) | 1990-01-20 | 1990-01-20 | シフトレジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010816A JPH03216897A (ja) | 1990-01-20 | 1990-01-20 | シフトレジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03216897A true JPH03216897A (ja) | 1991-09-24 |
Family
ID=11760878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010816A Pending JPH03216897A (ja) | 1990-01-20 | 1990-01-20 | シフトレジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03216897A (ja) |
-
1990
- 1990-01-20 JP JP2010816A patent/JPH03216897A/ja active Pending
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