JPS6236914A - チヤタリング防止回路 - Google Patents
チヤタリング防止回路Info
- Publication number
- JPS6236914A JPS6236914A JP60176338A JP17633885A JPS6236914A JP S6236914 A JPS6236914 A JP S6236914A JP 60176338 A JP60176338 A JP 60176338A JP 17633885 A JP17633885 A JP 17633885A JP S6236914 A JPS6236914 A JP S6236914A
- Authority
- JP
- Japan
- Prior art keywords
- output
- chattering
- switch
- low
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/125—Discriminating pulses
- H03K5/1252—Suppression or limitation of noise or interference
- H03K5/1254—Suppression or limitation of noise or interference specially adapted for pulses generated by closure of switches, i.e. anti-bouncing devices
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はチャタリングによる誤動作を防止するための
チャタリング防止回路に関するものである。
チャタリング防止回路に関するものである。
従来、この種のチャタリング防止回路としては、Ｒ−３
フリツプフロツプを用い１回でも入力があると、該入力
レベルをラッチするという構成がとられていた。また他
の従来例としては第２図に示すように、２つのコンパレ
ータを用いた回路があった。第２図において、Ｓｌはス
イッチ、Ｃ１゜Ｃ２はコンパレータ、１は２つのインバ
ータｌａ。
フリツプフロツプを用い１回でも入力があると、該入力
レベルをラッチするという構成がとられていた。また他
の従来例としては第２図に示すように、２つのコンパレ
ータを用いた回路があった。第２図において、Ｓｌはス
イッチ、Ｃ１゜Ｃ２はコンパレータ、１は２つのインバ
ータｌａ。
１ｂからなるＲ−Ｓフリップフロップ（ＦＦ）、２ａ〜
２ｅは全て抵抗値Ｒの抵抗、Ｖｃｃは電源端子である。
２ｅは全て抵抗値Ｒの抵抗、Ｖｃｃは電源端子である。
次に動作について説明する。今スイッチＳ１をハイとす
ると、コンパレータＣ１出力がハイ、Ｃ２がロウとなっ
てＲ−３ＦＦＩの出力がロウとしてラッチされる。ここ
でチャタリングが生じてスインチ８１人力がハイとオー
プンとの間で変化してもＲ−３ＦＦＩの出力はロウのま
まで変化しない。逆にスイッチをロウとするとチャタリ
ングを生じてもＲ３−ＦＦＩの出力はハイのままで変化
しない。従ってチャタリングを防止しつつ、信号を（り
返し入力できる。
ると、コンパレータＣ１出力がハイ、Ｃ２がロウとなっ
てＲ−３ＦＦＩの出力がロウとしてラッチされる。ここ
でチャタリングが生じてスインチ８１人力がハイとオー
プンとの間で変化してもＲ−３ＦＦＩの出力はロウのま
まで変化しない。逆にスイッチをロウとするとチャタリ
ングを生じてもＲ３−ＦＦＩの出力はハイのままで変化
しない。従ってチャタリングを防止しつつ、信号を（り
返し入力できる。
（発明が解決しようとする問題点）
従来のチャタリング防止回路は以上のように構成されて
おり、Ｒ−Ｓフリップフロップにより入力をラッチする
ものでは、くり返し信号を入力するためには２本以上の
入力系が必要であるという欠点があった。また２つのコ
ンパレータを用いた回路では信号がくり返し入力可能で
あるが、この回路では入力にハイ、オープン、ロウの３
状態が必要であるという欠点があった。
おり、Ｒ−Ｓフリップフロップにより入力をラッチする
ものでは、くり返し信号を入力するためには２本以上の
入力系が必要であるという欠点があった。また２つのコ
ンパレータを用いた回路では信号がくり返し入力可能で
あるが、この回路では入力にハイ、オープン、ロウの３
状態が必要であるという欠点があった。
この発明は、上記のような従来の欠点を除去するために
なされたもので、一本の入力系によるチャタリングの誤
動作防止を入力のくり返しを可能にしつつ達成できるチ
ャタリング防止回路を提供することを目的としている。
なされたもので、一本の入力系によるチャタリングの誤
動作防止を入力のくり返しを可能にしつつ達成できるチ
ャタリング防止回路を提供することを目的としている。
この発明に係るチャタリング防止回路は、スイッチ出力
によりリセットされるＴ−フリップフロップとＤ−フリ
ッププロップとを設け、Ｔ−フリップフロップのトリガ
入力にクロックを印加し、該Ｔ−フリップフロップの出
力をＤ−フリップフロップで保持するようにしたもので
ある。
によりリセットされるＴ−フリップフロップとＤ−フリ
ッププロップとを設け、Ｔ−フリップフロップのトリガ
入力にクロックを印加し、該Ｔ−フリップフロップの出
力をＤ−フリップフロップで保持するようにしたもので
ある。
この発明においては、チャタリングがある場合はＴ−フ
リップフロップがそのつどリセットされ、このチャタリ
ングがクロック周期より速いとチャタリングの期間が終
了するまでフリップフロップの出力が反転しない。また
ＤフリップフロップがＴ−フリップフロップの出力を分
周するからクロックと入力との同時入力時の誤動作が防
止される。
リップフロップがそのつどリセットされ、このチャタリ
ングがクロック周期より速いとチャタリングの期間が終
了するまでフリップフロップの出力が反転しない。また
ＤフリップフロップがＴ−フリップフロップの出力を分
周するからクロックと入力との同時入力時の誤動作が防
止される。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例によるチャタリング防止回路
を示し、図において、Ｓ２はスイッチ、 ・４はＴ−フ
リップフロップ（以下Ｔ−ＦＦと称す）、５はＤ−フリ
ップフロップ（以下Ｄ−ＦＦと称す）、６はインバータ
である。
を示し、図において、Ｓ２はスイッチ、 ・４はＴ−フ
リップフロップ（以下Ｔ−ＦＦと称す）、５はＤ−フリ
ップフロップ（以下Ｄ−ＦＦと称す）、６はインバータ
である。
次に動作について説明する。
第１図において、クロック入力端子ＣＬＫには周期Ｔの
クロックが入力されている。この回路においてスイッチ
Ｓ２がオンされると、Ｔ−ＦＦ４、Ｄ−ＦＦ５共にリセ
ットがかかり、出力０ばロウとなる。
クロックが入力されている。この回路においてスイッチ
Ｓ２がオンされると、Ｔ−ＦＦ４、Ｄ−ＦＦ５共にリセ
ットがかかり、出力０ばロウとなる。
次にスイッチＳ２がオフされると、時間の０〜Ｔの間に
Ｔ−ＦＦ４のＱ出力はロウからハイに反転し、さらに時
間Ｔの後にハイからロウへ反転する。この時出力である
Ｄ−ＦＦ５のＱ出力はロウからハイへ反転し、その状態
を保持する。
Ｔ−ＦＦ４のＱ出力はロウからハイに反転し、さらに時
間Ｔの後にハイからロウへ反転する。この時出力である
Ｄ−ＦＦ５のＱ出力はロウからハイへ反転し、その状態
を保持する。
もし、スイッチＳ２がオン−オフの間でチャタリングが
ある場合は、チャタリングがあるごとにＴ−ＦＦ４．Ｄ
−ＦＦ５にリセットがかかり、最後のチャタリングの後
、時間Ｔ−２Ｔの後に出力０がロウ−ハイへ反転するこ
とになる。
ある場合は、チャタリングがあるごとにＴ−ＦＦ４．Ｄ
−ＦＦ５にリセットがかかり、最後のチャタリングの後
、時間Ｔ−２Ｔの後に出力０がロウ−ハイへ反転するこ
とになる。
逆にスイッチＳ２がオフからオンされる場合は、最初の
スイッチ８２オンで出力０がロウとなり、上記と同様の
チャタリング防止機能で出力Ｏがロウで保持される。
スイッチ８２オンで出力０がロウとなり、上記と同様の
チャタリング防止機能で出力Ｏがロウで保持される。
従って、最大時間Ｔのチャタリングをもつオン−オフの
２状態の信号を誤動作なく入力することが可能である。
２状態の信号を誤動作なく入力することが可能である。
なお、上記実施例ではスイッチのチャタリング除去に用
いた場合についてのみ説明したが、入力信号とクロック
とを周期させることにより、ディジタル信号伝送系のエ
ラー判定に応用することも可能である。
いた場合についてのみ説明したが、入力信号とクロック
とを周期させることにより、ディジタル信号伝送系のエ
ラー判定に応用することも可能である。
以上のようにこの発明に係るチャタリング防止回路によ
れば、チャタリング防止時間を設定するクロックと２個
のフリップフロップの簡単な構成にて一本の入力系によ
るチャタリングによる誤動作をなくしつつ、くり返し入
力可能にするという機能を単純なオン−オフ入力で実現
できるという効果がある。
れば、チャタリング防止時間を設定するクロックと２個
のフリップフロップの簡単な構成にて一本の入力系によ
るチャタリングによる誤動作をなくしつつ、くり返し入
力可能にするという機能を単純なオン−オフ入力で実現
できるという効果がある。
第１図は本発明の一実施例によるチャタリング防止回路
の回路図、第２図は従来のチャタリング防止回路の回路
図である。 図において、Ｓ２はスイッチ、６はインバータ、４はＴ
−ＦＦ、５はＤ−ＦＦＳＣＬＫはクロック入力端子であ
る。
の回路図、第２図は従来のチャタリング防止回路の回路
図である。 図において、Ｓ２はスイッチ、６はインバータ、４はＴ
−ＦＦ、５はＤ−ＦＦＳＣＬＫはクロック入力端子であ
る。
Claims (1)
- （１）チャタリングを有する入力信号がリセット入力さ
れ、チャタリングに対し周期の長いクロックがトリガ入
力されるＴ−フリップフロップと、該Ｔ−フリップフロ
ップ出力がトリガ入力されるとともに上記入力信号がリ
セット入力され、その出力よりチャタリングの除去され
た信号が出力されるＤ−フリップフロップとを備えたこ
とを特徴とするチャタリング防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176338A JPS6236914A (ja) | 1985-08-09 | 1985-08-09 | チヤタリング防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176338A JPS6236914A (ja) | 1985-08-09 | 1985-08-09 | チヤタリング防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6236914A true JPS6236914A (ja) | 1987-02-17 |
Family
ID=16011835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60176338A Pending JPS6236914A (ja) | 1985-08-09 | 1985-08-09 | チヤタリング防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6236914A (ja) |
-
1985
- 1985-08-09 JP JP60176338A patent/JPS6236914A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4352999A (en) | Zero-crossing comparators with threshold validation | |
| US4933571A (en) | Synchronizing flip-flop circuit configuration | |
| JPS6236914A (ja) | チヤタリング防止回路 | |
| KR900000767A (ko) | 순서 선택 우선의 임의/순서 선택회로 | |
| JPH0294812A (ja) | スイッチ回路 | |
| JP2682520B2 (ja) | エッジ検出回路 | |
| JPH02124627A (ja) | クロックドライバー回路 | |
| SU843177A1 (ru) | Д-триггер | |
| JPH03175518A (ja) | 入力回路 | |
| SU1536507A1 (ru) | Переключатель переменного тока | |
| SU824411A1 (ru) | Триггерное устройство | |
| JPS6228838A (ja) | 割込制御回路 | |
| KR200145466Y1 (ko) | 리세트신호 발생회로 | |
| KR100203407B1 (ko) | 리세트 신호 필터링 회로 | |
| JPS6240818A (ja) | スイツチ回路 | |
| JPH0117867Y2 (ja) | ||
| SU1182632A1 (ru) | Триггерное устройство | |
| SU758073A1 (ru) | УСТРОЙСТВО для МЕХАНИЗМАМИ ПРОГРАММНОГО УПРАВЛЕНИЯ С САМОУДЕРЖАНИЕМ 1 | |
| JPS63282820A (ja) | クロック信号切換え方式 | |
| SU1190520A1 (ru) | Синхронный счетчик | |
| RU1800583C (ru) | Фазовый дискриминатор | |
| KR910002977Y1 (ko) | 프린터의 포트 절환회로 | |
| KR0178892B1 (ko) | 클럭 다중화 회로 | |
| JPH03216897A (ja) | シフトレジスタ | |
| JPS63103521A (ja) | パラレル／シリアル変換回路 |