JPH0217516A - クロック信号供給回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、集積回路（以下ＩＣと略す）内の演算部、メ
モリ部等（以下ブロックと言う）の各ブロックか位相の
一致したクロック信号にて動作する同期式回路のＩＣに
おけるクロック信号供給回路装置に関する。

し従来の技術］ 同期式回路のＩＣの場合、第５図に示すように、ＩＣ内
の演算部２−２．制御部２−３等の各ブロック２に供給
する例えば３種類のクロック信号φ。

φ９．φ！、φ！、φ３．φ３は、クロック信号φ１．
φ１゜φ７等の基となるクロックジェネレータ３が出力
する信号ｄφ２．ｄφｔ、ｄφ３のそれぞれをクロック
バッファ２０にて集中的にバッファリングして作成され
る。クロックバッファ２０は、バッファ２１とインバー
タ２２とを有し、クロックジェネレータ３の信号ｄφ１
．ｄφ７．ｄφ３の出力端がそれぞれバッファ２１とイ
ンバータ２２とに接続されるもので、クロックバッファ
２０は、ＩＣ内の各ブロック２に接続される。

このような従来のクロック信号供給回路装置において、
第６図（ａ）ないしくｄ）に示すように、クロックジェ
ネレータ３は、信号φｆの立上りに同期して信号ｄφ１
．ｄφｔ、ｄφ３を出力する。クロックバッファ２０の
出力は、各クロック信号が供給される負荷に応じた強さ
に設定され、各クロック信号間における遅延時間のバラ
ツキを少なくするようにしている。さらにクロック信号
φ１とクロック信号φ、のように正相及び逆相のクロッ
ク信号は、前記クロック信号の遅延時間のずれによるラ
ッチの誤動作を避けるためＩＣ内の各ブロック２で作成
されず、クロックバッファ２０にて作成され各ブロック
２に供給される。

［発明が解決しようとする課題］ ＩＣの規模が小さい場合、上述した従来のクロック信号
供給回路装置で問題は生じないが、ＩＣ内のブロックの
規模が大きくなると、クロックバッファから各ブロック
へのクロック信号の供給線が長くなるとともに、クロッ
ク信号の供給線に接続される負荷容量が例えば５０ＰＦ
以上の非常に大きな値となる。前記負荷容量が各クロッ
ク信号間で同一となることはまずないので、ＩＣ内の各
ブロックに供給される各クロック信号間の位相をそろえ
ることは困難であるという問題点が生じ、ＩＣ内の各ブ
ロックに供給されるクロック信号の位相かずれてくるこ
とによりＩＣの出力特性が変動する問題点も発生する。

又、クロック信号の供給線に接続される負荷容量が５０
ＰＦ以上となる場合、第６図（ｅ）ないしくｇ）に示す
ように、クロック信号の立上り及び立下りを２ｎｓ程の
急峻なものにすることができないという問題点が生じる
。

本発明は上述したような問題点を解決するためになされ
た乙ので、ＩＣ内の各ブロックに供給される各クロック
信号の位相をそろえることかできるとともに、クロック
信号の立上り及び立下りを急峻にすることができるクロ
ック信号供給回路装置を提供することを目的とする。

［課題を解決するための手段］ 本発明は、複数の構成部分が同期したタロツク信号にて
作動する同期式の集積回路に用いられろクロック信号供
給回路装置において、集積回路内の複数の構成部分にそ
れぞれ近接して設けられ面記構成部分にクロック信号を
供給する複数のローカルクロツタバッファと、前記ロー
カルクロックバッファか出力する前記クロック信号の基
礎となる基礎信号を該ローカルクロックバッファに供給
するクロックジェネレータとを備えたことを特徴とする
。

［作用］ ローカルクロックバッファは、クロックンエネレータが
出力するクロック信号の基礎となる信号にてクロック信
号を出力する。さらに集積回路内のそれぞれの構成部分
に供給するクロック信号の負荷容量を小さくするため、
ローカルタロツタバッファは、集積回路内のそれぞれの
構成部分に近接して設けられる。

［実施例コ ＩＣＣ全全体位相が揃ったクロック信号で動作すること
を前提としている同期式回路のＩＣに関する本発明の一
実施例を示す第１図において、ＩＣ内部のＩ１０ボート
２−１．演算部２−２や制御部２−３．メモリ２−４等
の各ブロック２に供給されるクロック信号は、例えば３
種類のクロック信号φ１．φ、及びφ、とこれらと逆位
相のクロック信号は、前記各ブロック２毎に接近して同
一基板上に設けられるローカルタロツクバッファ１１１
−２・・・にて作成される。

前記クロック信号φ１．φ、及びφ３の基となる信号ｄ
φ１．ｄφ、及びｄφ、と、それらの２倍の周波数の信
号φｒとを発生するクロックジェネレータ３は、各ロー
カルクロックバッファｌｉ、ｌ−２・・・に接続されて
いる。

尚、ローカルクロックバッファＩＩ、ｉ２・は、第２図
（ａ）ないし第２図（ｃ）に示すように、それぞれかラ
ッチ部１０とバッファ部１１より構成される。例えば第
２図（ａ）に示すように、信号ｄφ１が入力するラッチ
部１０は、２つのインバータ１２と、前記信号φ「の１
４レベル及びＬレベルによりオン、オフ動作する２つの
トランスミッションゲート１３とを備えた公知のラッチ
回路であり、ラッチ部ＩＯの出力側は、電位Ｖｃｃのレ
ベル状態にてオン、オフ動作するトランスミッションゲ
ート１４と２個のインバータ３０とが直列接続された回
路１５と、３個のインバータ３１が直列接続された回路
１６とに接続される。尚、回路１５の出力端子は、クロ
ック信号φ１を出力し回路１６の出力端子は、クロック
信号φ１と逆位相であるクロック信号φ１を出力する。

又、信号ｄφ、が入力するラッチ部１０は、前述の信号
ｄφ１が入力するラッチ部ＩＯと同じ回路構成であり、
又、バッファ部１１も前述のバッファ部と同じ回路構成
であるので、バッファ部１１はクロック信号φ！と、ク
ロック信号φ、と逆位相のクロック信号φ、とを発生す
る。そして信号ｄφ３が入力するラッチ部ＩＯは、前述
したラッチ部１０と同じ回路構成であるがバッファ部１
１は前記トランスミッションゲート１４と４個のインバ
ータ３０とが直列接続された回路１７と、５個のインバ
ータ３１が直列接続された回路１８とを有する回路構成
であり′、クロック信号φ３とクロック信号φ３と逆位
相のクロック信号φ３を発生する。

尚、前述したように同期式回路においては、信号φ１．
φ、ないしφ３．φ３の各クロック信号間及びｔＣ内の
各ブロック２間の前記クロック信号の位相を揃えること
が重要であり、第４図（ａ）に示す信号φｆの立上りと
、第４図（ｂ）ないしくｇ）に示す信号φ１．φ３１等
の各クロック信号の立上り又は立下りの時間との差ｔｄ
の前記クロック信号間でのバラツキが問題となる。よっ
て本発明において、第４図に示す、信号φ１．φ２１等
の各クロック信号の立上り時間ｔ「又は立下り時間Ｕを
決めることで各クロック信号の負荷に応じバッファ部１
１の容量を決めることができる。例えば負荷が特に軽い
クロック信号に対しては、第２図（ｃ）に示すように、
前記時間差ｔｄの値を他のクロック信号と同一にするた
め、遅延用のインバータ３０及び３１の数を増減するこ
とにより調整することができる。このようにして各クロ
ック信号の負荷が異なっても第３図（ｅ）ないしくｇ）
に示すように、各クロック信号間での前記時間差（ｄの
バラツキをなくすことができるとともに、クロック信号
の立上り及び立下りを急峻なものとすることができる。

又、各ローカルクロックバッファｔ−ｉ、を−２・・・
は、正相、逆相のクロック信号を出力するため、ラッチ
部ＩＯに接続される回路Ｉ５と回路１６、及び回路１７
と回路１８とに設けられるインバータ１２の段数は異な
る。よって正相と逆相のクロック信号において遅延時間
が異なってくるのでこれを等しくするため、トランスミ
ッションゲート１４が抵抗の役目の目的として設けられ
ている。

以上のように構成されたＩＣ内のクロック発生回路にお
いて、第３図（ａ）ないしくｄ）に示すようにクロック
ジェネレータ３は、入力する信号φｆの立下りに同期し
、信号ｄφ１．信号ｄφ１．信号ｄφ３及び信号φｆを
各ローカルクロックバッファ１−１゜１−２・・・のラ
ッチ部１０に出力する。各ローカルクロックバッファ１
−１．１２．・・・の各ラッチ部１０は、信号φｆの立
上りにて信号ｄφ１ないし信号ｄφ、を出力するように
信号ｄφ、ないし信号ｄφ３をラッチする。そしてバッ
ファ部１１にて１つのローカルタロツクバッファから出
力されるクロック信号φ、ないしφ、及びφ、ないしφ
３間の立上り及び立下り時間が一定となるように調整さ
れ、各ローカルタロツクバッファＩ−１，１−２・・・
からクロック信号φ１．φ２．φ３等が信号φｒの立上
りに同期して出力される。

例えばクロック信号φ、の周波数がｌＯＭＨｚ信号φｒ
の周波数が２０ＭＨｚ、配線抵抗率が３０Ω／龍、各ブ
ロック２の負荷容量か２０ＰＦそして例えばＩＣ内の演
算部とメモリ間の配線長が８ｍｍであったとすれば、配
線抵抗は、３０（Ω／ｍｍ）ｘ８（＋＋＋ｉ＋）−２４
０（Ω）０時定数は２０（Ｐ）；”）Ｘ２４０（Ω）＝
　４　、８　（ｎｓ）となり、従来例においてはクロッ
クバッファを大きくしても前記演算部と前記メモリに供
給されるクロック信号には約５ｎｓのずれが生じること
になる。本発明によれば、信号ｄφ１．ｄφ、等は、信
号φｆの立下りにてクロックジェネレータ３より出力さ
れ、各ローカルクロックバッファＩ−１，１−２，・・
・に入力する信号ｄφ１．ｄφ。

等は、各ローカルクロックバッファに人力する信号φｒ
の立上りにより各ローカルクロックバッファのラッチ部
ｌＯにてラッチされるので、信号φｒの半サイクルに相
当する２５ｎｓ以内の信号ｄφ、、ｄφ１等のバラツキ
はすべて取り除くことができる。

尚、信号φｆの負荷は、各ローカルクロックバッファ＋
−１，１−２，・・・のラッチ部１０と、信号φ「の配
線容量であるため、従来例によるクロック信号φ３．φ
１０等の負荷に比べ非常に小さい、３から４ＰＦの値と
なる。又、前述したように各ブロック２への信号の遅延
が問題となるのは信号φｆの線路だけであるので、信号
ｄｆの配線幅を広げることで配線抵抗を下げることも容
易であり、各ブロック間での信号φｆの遅延時間のバラ
ツキをＩｎｓ以下に抑えることが可能である。したがっ
て各ブロック２の負荷の大きさが異なっても、各ブロッ
ク２には各ブロック２間で同期したクロック信号φ１゜
φ３．φ１等を供給することができる。

又、本発明の回路によれば、信号φｒの以外の信号ｄφ
１．ｄφ２等の各ブロック２への供給における遅延は問
題とならないので、信号ｄφ＋、ｄφ５等の線路の配線
幅は最小で良く、ＩＣ内での各配線の自由度を高くする
ことができる。

さらに、本発明の回路によれば、各ローカルタロツクバ
ッファＩ−１，１−２，・にて正相、逆相のクロック信
号を発生ずるので、クロックジェネレータから出力する
信号の供給線が従来例に比べ半分ですむ利点らある。

［発明の効果コ 以上詳述したように本発明によれば、クロックジェネレ
ータか出力する基礎信号にてクロック信号を出力するａ
−カルクロックジェネレータを集積回路内の構成部分の
それぞれに近接して備えたので、集積回路内の各構成部
分には同期したクロック信号が出力され、ＩＣの出力特
性が変動することはなくなる。又、ローカルクロックジ
ェネレータから前記構成部分へのクロック信号の供給線
の負荷容量か過大になることはなく、クロック信号の立
上り及び立下りを急峻なものとすることができる。

【図面の簡単な説明】

第１図は、本発明のクロック信号供給回路の一実施例を
示すブロック図、第２図（ａ）ないし第２図（Ｃ）は、
第１図内に示すローカルタロツクバッファの構成の一例
を示すブロック図、第３図は、本発明のクロック信号供
給回路にて発生する信号波形を示すタイムチャート図、
第４図は、本発明のクロック信号供給回路にて発生する
信号波形を示す図、第５図は、従来のクロック信号供給
回路を示すブロック図、第６図は、従来のクロック信号
供給回路にて発生する信号波形を示すタイムチャート図
である。 １−１．１−２．１−３．１−４．・・・ローカルクロ
ックバッファ、２・・・ブロック部、 ３・・・クロックジェネレータ、１０・・・ラッチ部、
１１・・・バッファ部。 特許出願人　株式会社　リ　コ　−

Claims (1)

【特許請求の範囲】
1. （１）複数の構成部分が同期したクロック信号にて作動
   する同期式の集積回路に用いられるクロック信号供給回
   路装置において、集積回路内の複数の構成部分にそれぞ
   れ近接して設けられ前記構成部分にクロック信号を供給
   する複数のローカルクロックバッファと、前記ローカル
   クロックバッファが出力する前記クロック信号の基礎と
   なる基礎信号を該ローカルクロックバッファに供給する
   クロックジェネレータとを備えたことを特徴とするクロ
   ック信号供給回路装置。