JPH03217058A - 負性抵抗形半導体素子 - Google Patents
負性抵抗形半導体素子Info
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- JPH03217058A JPH03217058A JP1289690A JP1289690A JPH03217058A JP H03217058 A JPH03217058 A JP H03217058A JP 1289690 A JP1289690 A JP 1289690A JP 1289690 A JP1289690 A JP 1289690A JP H03217058 A JPH03217058 A JP H03217058A
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- Japan
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- semiconductor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＰＮＰＮ構造、又はＮＰＮＰＮ構造の負性抵
抗形半導体素子に関する。
抗形半導体素子に関する。
一般に通信線及び各種電気機器の制御ラインなどにおい
ては、自然雷の直撃や誘導、或いは負荷の開閉などによ
ってサージ電圧が生じ、特に通信装置、他の電子機器な
どの高密度モジュール化の進展に伴い、サージ電圧や過
電圧に極めて弱いＩＣ．ＬＳＩｆｆｉ子などが多用され
ているため、電子機器にサージが侵入する前にサージア
プソーバでもってサージを吸収する必要が多くなってい
る。
ては、自然雷の直撃や誘導、或いは負荷の開閉などによ
ってサージ電圧が生じ、特に通信装置、他の電子機器な
どの高密度モジュール化の進展に伴い、サージ電圧や過
電圧に極めて弱いＩＣ．ＬＳＩｆｆｉ子などが多用され
ているため、電子機器にサージが侵入する前にサージア
プソーバでもってサージを吸収する必要が多くなってい
る。
この様なサージアブソーバとしては種々な種類があるが
、低損失なものとしてＰＮＰＮ構造、又はＮＰＮＰＮ構
造の素子が知られている。これは基本的には４層ダイオ
ードとして以前から広く知られており、設定電圧以上の
電圧が両端に印加されるとアパランシェブレークダウン
を起こし、その両端の電圧が急減ずるところに特徴があ
る。
、低損失なものとしてＰＮＰＮ構造、又はＮＰＮＰＮ構
造の素子が知られている。これは基本的には４層ダイオ
ードとして以前から広く知られており、設定電圧以上の
電圧が両端に印加されるとアパランシェブレークダウン
を起こし、その両端の電圧が急減ずるところに特徴があ
る。
このような構造をもった従来のサージ電圧吸収用半導体
素子を第７図により説明すると、Ｎ導電型シリコン半導
体基板１の両主面からＰ導電型の不純物をドープするこ
とによりＰ導電型の半導体領域２、３がそれぞれ形成さ
れ，半導体領域２には環状のＮ導電型の半導体領域４が
形成されている。半導体基板ｌにより形成されるＮ導電
型の半導体領域１′とＰ導電型の半導体領域２は主ＰＮ
接合Ｊ１を形成し、Ｐ導電型の半導体領域２とＮ導電型
の半導体領域４とは別のＰＮ接合Ｊ２を形成する。Ｐ導
電型の半導体領域２はＮ導電型の半導体領域４に四囲を
囲まれ、電極５とオーミソクコンタクトを形成する短絡
部２ａを備えている。
素子を第７図により説明すると、Ｎ導電型シリコン半導
体基板１の両主面からＰ導電型の不純物をドープするこ
とによりＰ導電型の半導体領域２、３がそれぞれ形成さ
れ，半導体領域２には環状のＮ導電型の半導体領域４が
形成されている。半導体基板ｌにより形成されるＮ導電
型の半導体領域１′とＰ導電型の半導体領域２は主ＰＮ
接合Ｊ１を形成し、Ｐ導電型の半導体領域２とＮ導電型
の半導体領域４とは別のＰＮ接合Ｊ２を形成する。Ｐ導
電型の半導体領域２はＮ導電型の半導体領域４に四囲を
囲まれ、電極５とオーミソクコンタクトを形成する短絡
部２ａを備えている。
また、Ｎ導電型の半導体領域１′はＰ導電型の半導体領
域３と第２の主ＰＮ接合Ｊ，を形成している。
域３と第２の主ＰＮ接合Ｊ，を形成している。
この構造のサージ電圧吸収用半導体素子では、？極５と
６間にアバランシェブレークダウン電圧ｖ８■以上の電
圧が印加されると、第１の主ＰＮ接合Ｊ，がアバランシ
ェプレークダウンを起こし、アバランシェブレークダウ
ン後の電流は第１の主ＰＮ接合Ｊ１側から半導体領域２
の短絡部２ａを通して電極５へ流れる。このときＰ導電
型の半導体領域２における横方向抵抗などによる電圧降
下が第１の主ＰＮ接合Ｊ．の閾値を超えると、この素子
はターンオンし、低抵抗状態に移行する。この素子の電
圧一電流特性は第６図に示すようになる。
６間にアバランシェブレークダウン電圧ｖ８■以上の電
圧が印加されると、第１の主ＰＮ接合Ｊ，がアバランシ
ェプレークダウンを起こし、アバランシェブレークダウ
ン後の電流は第１の主ＰＮ接合Ｊ１側から半導体領域２
の短絡部２ａを通して電極５へ流れる。このときＰ導電
型の半導体領域２における横方向抵抗などによる電圧降
下が第１の主ＰＮ接合Ｊ．の閾値を超えると、この素子
はターンオンし、低抵抗状態に移行する。この素子の電
圧一電流特性は第６図に示すようになる。
しかしながら、このような従来の負性抵抗形のサージ電
圧吸収用半導体素子にあっては、Ｐ導電型の半導体領域
２の不純物拡散プロフィールでアバランシェブレークダ
ウン電圧Ｖ＋＋＋、｝リガ電流、保持電流などの大きさ
が決まってしまうような構造であったので、低いアバラ
ンシェブレークダウン電圧ｖＩｌ１を有すると同時に、
大きなトリガ電流値と保持電流値をもつサージ電圧吸収
用半導体素子を製作するのは難しかった。
圧吸収用半導体素子にあっては、Ｐ導電型の半導体領域
２の不純物拡散プロフィールでアバランシェブレークダ
ウン電圧Ｖ＋＋＋、｝リガ電流、保持電流などの大きさ
が決まってしまうような構造であったので、低いアバラ
ンシェブレークダウン電圧ｖＩｌ１を有すると同時に、
大きなトリガ電流値と保持電流値をもつサージ電圧吸収
用半導体素子を製作するのは難しかった。
本発明は、保持電流およびトリガ電流などの特性にほと
んど影響を与えることなく、従来のものに比べて低いア
バランシェブレークダウン電圧をもつ負性抵抗形の半導
体素子を製作し易い半導体構造を提供することを目的と
している。
んど影響を与えることなく、従来のものに比べて低いア
バランシェブレークダウン電圧をもつ負性抵抗形の半導
体素子を製作し易い半導体構造を提供することを目的と
している。
前述のような従来の半導体デバイスの欠点を除去し、こ
の目的を達成するために本発明では、主ＰＮ接合のアバ
ランシェプレークダウン電圧よりも低い電圧でアパラン
シェブレークダウンを開始するＰＮ接合を前記主ＰＮ接
合と等価回路的に並列に形成したことを特徴としている
。
の目的を達成するために本発明では、主ＰＮ接合のアバ
ランシェプレークダウン電圧よりも低い電圧でアパラン
シェブレークダウンを開始するＰＮ接合を前記主ＰＮ接
合と等価回路的に並列に形成したことを特徴としている
。
この発明による負性抵抗形半導体素子では、主ＰＮ接合
と直列に形成されたＰＮ接合が、主ＰＮ接合のアパラン
シスブレークダウン電圧より低い設定電圧でアバランシ
ェブレークダウンを開始することにより、主ＰＮ接合も
アバランシェブレークダウンを起こすので、従来よりも
負性抵抗形半導体素子のアバランシェブレークダウン電
圧を低くできる。
と直列に形成されたＰＮ接合が、主ＰＮ接合のアパラン
シスブレークダウン電圧より低い設定電圧でアバランシ
ェブレークダウンを開始することにより、主ＰＮ接合も
アバランシェブレークダウンを起こすので、従来よりも
負性抵抗形半導体素子のアバランシェブレークダウン電
圧を低くできる。
（実施例〕
以下第１図乃至第４図に従って本発明の各実施例につい
て説明するが、これら図において第７図に示した記号と
同一の記号は相当する半導体領域又は部材を示すものと
する。
て説明するが、これら図において第７図に示した記号と
同一の記号は相当する半導体領域又は部材を示すものと
する。
先ず第１図において、Ｐ導電型の半導体領域２はＮ導電
型の半導体領域４に四囲を囲まれた複数の細孔よりなる
短絡部２ａを備えており、半導体領域２は短絡部２ａに
より直接電極５に電気的に結合されている。
型の半導体領域４に四囲を囲まれた複数の細孔よりなる
短絡部２ａを備えており、半導体領域２は短絡部２ａに
より直接電極５に電気的に結合されている。
半導体領域２の四囲にはこれと同一の導電型で不純物濃
度の高いＰ゛型半導体領域ｌＯが形成される。このＰ′
型半導体領域１０は半導体領域２よりも浅く形成され、
したがって主ＰＮ接合Ｊとは等価回路的に並列配置では
あるが、主ＰＮ接合よりも浅い位置にＰＮ接合Ｊ４を形
成ずる。
度の高いＰ゛型半導体領域ｌＯが形成される。このＰ′
型半導体領域１０は半導体領域２よりも浅く形成され、
したがって主ＰＮ接合Ｊとは等価回路的に並列配置では
あるが、主ＰＮ接合よりも浅い位置にＰＮ接合Ｊ４を形
成ずる。
このような構造の負性抵抗形サージ電圧吸収用半導体素
子にあっては、電極６と５間の電圧が上昇する過程で、
第５図と第６図に示すように従来のブレークダウン電圧
ＶＢＩより低いブレークダウン電圧ＶＢ２で半導体領域
ｌＯと半導体領域１′との間に形成されたＰＮ接合Ｊ４
がアバランシェブレークダウンを起こし、このとき流れ
るアパランシェ開始電流Ｉ．はＰ導電型の半導体領域２
を横方向に流れ、更にその短絡部２ａを通って電極５へ
流れる。このとき、半導体領域２とその短絡部２′に生
じる電圧降下が半導体領域２と半導体領域４により形成
されるＰＮ接合Ｊ２で決まるスレソシュホールドを超え
ると、ＰＮ接合Ｊ２は順バイアスされて導通し、主ＰＮ
接合Ｊ１のアバランシェブレークダウンによるアバラン
シェ電流の多くはＰＮ接合Ｊ２を通って流れ、このデバ
イスの電圧降下は急激に小さくなる。このときの電流値
がトリガ電流である。
子にあっては、電極６と５間の電圧が上昇する過程で、
第５図と第６図に示すように従来のブレークダウン電圧
ＶＢＩより低いブレークダウン電圧ＶＢ２で半導体領域
ｌＯと半導体領域１′との間に形成されたＰＮ接合Ｊ４
がアバランシェブレークダウンを起こし、このとき流れ
るアパランシェ開始電流Ｉ．はＰ導電型の半導体領域２
を横方向に流れ、更にその短絡部２ａを通って電極５へ
流れる。このとき、半導体領域２とその短絡部２′に生
じる電圧降下が半導体領域２と半導体領域４により形成
されるＰＮ接合Ｊ２で決まるスレソシュホールドを超え
ると、ＰＮ接合Ｊ２は順バイアスされて導通し、主ＰＮ
接合Ｊ１のアバランシェブレークダウンによるアバラン
シェ電流の多くはＰＮ接合Ｊ２を通って流れ、このデバ
イスの電圧降下は急激に小さくなる。このときの電流値
がトリガ電流である。
したがって、このサージ電圧吸収用半導体デバイスの構
造によれば、他の特性に影響を与えることなく、従来の
同様なデバイスに比べて低い電圧でサージ吸収動作を行
うので、広＠囲のサージ電圧の吸収が可能である。また
、保持電流１ｋ．｝リガ電流の大きさなど諸特性に大き
な影響を与える半導体領域２とは別にアパランシェブレ
ークダウン電圧の大きさを決定する半導体領域１０を備
えているので、従来の斯かる半導体デバイスの構造では
相反するアバランシェブレークダウン電圧の低減と保持
電流の増大化を同時に行える。このデバイスが電子回路
におけるサージ吸収に用いられるとき、保持電流の大き
い方がサージ吸収した後に自己消弧し易いので，このサ
ージ電圧吸収用半導体デバイスを回路に挿入したことに
よるその回路の信号電圧に対する影響を小さくできる。
造によれば、他の特性に影響を与えることなく、従来の
同様なデバイスに比べて低い電圧でサージ吸収動作を行
うので、広＠囲のサージ電圧の吸収が可能である。また
、保持電流１ｋ．｝リガ電流の大きさなど諸特性に大き
な影響を与える半導体領域２とは別にアパランシェブレ
ークダウン電圧の大きさを決定する半導体領域１０を備
えているので、従来の斯かる半導体デバイスの構造では
相反するアバランシェブレークダウン電圧の低減と保持
電流の増大化を同時に行える。このデバイスが電子回路
におけるサージ吸収に用いられるとき、保持電流の大き
い方がサージ吸収した後に自己消弧し易いので，このサ
ージ電圧吸収用半導体デバイスを回路に挿入したことに
よるその回路の信号電圧に対する影響を小さくできる。
なお、７、８は絶縁膜である。
次に第２図に本発明に係る負性抵抗形サージ電圧吸収川
半導体素子の第２の実施例を示す。
半導体素子の第２の実施例を示す。
同図において第１図に示した記号と同一の記号は相当す
る部材を示すものとする。この実施例は半導体基板ｌの
双方の主面側から同一構造の半導体領域を形成したもの
であり、半導体基板ｌの厚さ方向の中央線を中心に対称
的な構造となっている。
る部材を示すものとする。この実施例は半導体基板ｌの
双方の主面側から同一構造の半導体領域を形成したもの
であり、半導体基板ｌの厚さ方向の中央線を中心に対称
的な構造となっている。
この実施例のデバイスによれば双方向のサージ電圧を吸
収でき、また双方向とも低い電圧でスイソチング動作で
きる。
収でき、また双方向とも低い電圧でスイソチング動作で
きる。
次に第３図により本発明に係る負性抵抗形半導体素子の
第３の実施例を説明すると、これはアバランシヱブレー
クダウン開始用の半導体領域ｌＯの周Ｉ＆部にガードリ
ング領域１１を備えたことを特徴としている。このガー
ドリング領域１１は半導体領域ｌＯと同一の導電型であ
り、アバランシエブレークダウン開始電圧の精度を高め
る作用を行う。
第３の実施例を説明すると、これはアバランシヱブレー
クダウン開始用の半導体領域ｌＯの周Ｉ＆部にガードリ
ング領域１１を備えたことを特徴としている。このガー
ドリング領域１１は半導体領域ｌＯと同一の導電型であ
り、アバランシエブレークダウン開始電圧の精度を高め
る作用を行う。
次に第４図により本発明の第４の実施例を説明すると、
アバランシェブレークダウン開始用の半導体領域１０は
Ｐ導電型の半導体領域２においてＮ導電型の半導体領域
４間に形成される。半導体領域ｌＯにおけるアバランシ
ェブレークダウン開始電流はＰ導電型の半導体領域２を
図面左右方向に拡がり、その夫々の短絡部２ａを通って
電極５へ流れる。この実施例では設計通りのアバランシ
ェブレークダウン開始電圧を比較的得易い。
アバランシェブレークダウン開始用の半導体領域１０は
Ｐ導電型の半導体領域２においてＮ導電型の半導体領域
４間に形成される。半導体領域ｌＯにおけるアバランシ
ェブレークダウン開始電流はＰ導電型の半導体領域２を
図面左右方向に拡がり、その夫々の短絡部２ａを通って
電極５へ流れる。この実施例では設計通りのアバランシ
ェブレークダウン開始電圧を比較的得易い。
なお、以−Ｌの実施例において保持電流を大きくしたい
場合には半導体領域２の短絡部２′に金又は白金のよう
なライフタイムキーを拡散しても可能である。
場合には半導体領域２の短絡部２′に金又は白金のよう
なライフタイムキーを拡散しても可能である。
［発明の効果〕
以上述べたように本発明によれば、保持電流の大きさな
ど諸特性に大きな影響を与える半導体領域２とは別にア
バランシェブレークダウン電圧の大きさを決める半導体
領域１０を備えたので、従来の半導体デバイスの構造で
は相反するアバランシェブレークダウン電圧の低減と保
持電流の増大化を同時に行えるばかりでなく、各半導体
領域の■ ｌ ディメンションの設定が容易になり、歩留が向上する。
ど諸特性に大きな影響を与える半導体領域２とは別にア
バランシェブレークダウン電圧の大きさを決める半導体
領域１０を備えたので、従来の半導体デバイスの構造で
は相反するアバランシェブレークダウン電圧の低減と保
持電流の増大化を同時に行えるばかりでなく、各半導体
領域の■ ｌ ディメンションの設定が容易になり、歩留が向上する。
また、アパランシェブレークダウンが浅い半導体領域１
０で生じてこの電流で半導体デバイスがターンオンする
ので、ターンオン時の電流の拡がりが速くなり、ｄｉ／
ｄｔ＠＃量が大きくなるという効果もある。
０で生じてこの電流で半導体デバイスがターンオンする
ので、ターンオン時の電流の拡がりが速くなり、ｄｉ／
ｄｔ＠＃量が大きくなるという効果もある。
第１図乃至第４図は本発明に係る負性抵抗形半導体素子
の異なる４つの実施例を示し、第５図は本発明に係る負
性抵抗形半導体素子の特性を示す図、第６図は第７図に
示す従来の負性抵抗形半導体素子の特性を示す図である
。 １・・・Ｎ導電型の半導体基板 ２，３・・・Ｐ導電型の半導体領域 ２ａ・・・半導体領域２の短絡部 ４・・・Ｎ導電型の半導体領域 ５．６・・・電極 ７．８・・・絶縁Ｎ ■ ２ １０・・・アバランシェブレークダウン開始用の半導体
領域
の異なる４つの実施例を示し、第５図は本発明に係る負
性抵抗形半導体素子の特性を示す図、第６図は第７図に
示す従来の負性抵抗形半導体素子の特性を示す図である
。 １・・・Ｎ導電型の半導体基板 ２，３・・・Ｐ導電型の半導体領域 ２ａ・・・半導体領域２の短絡部 ４・・・Ｎ導電型の半導体領域 ５．６・・・電極 ７．８・・・絶縁Ｎ ■ ２ １０・・・アバランシェブレークダウン開始用の半導体
領域
Claims (6)
- （１）第１の半導体領域を形成する第１の導電型の半導
体基板、該半導体基板の一方の主面側に形成された第１
の導電型と反対導電型の第２の導電型の第２の半導体領
域、該第２の半導体領域に囲繞されるよう形成された第
１の導電型の第３の半導体領域、及び前記半導体基板の
他方の主面側に形成された第２の導電型の第４の半導体
領域を少なくとも備え、前記第１の半導体領域と第２の
半導体領域とにより形成れされた主ＰＮ接合のアバラン
シエブレークダウン後のアバランシエ電流により、前記
第２の半導体領域と第３の半導体領域へキャリアを注入
させる半導体装置において、アバランシエブレークダウ
ンの開始電圧を決定するＰＮ接合を前記第１の半導体領
域との間に形成するブレークダウン開始領域を前記第２
の半導体領域にかかるよう形成し、前記ＰＮ接合が前記
主ＰＮ接合より浅い位置にあることを特徴とする負性抵
抗形半導体素子。 - （２）前記ブレークダウン開始領域が前記第２の半導体
領域の周囲に形成されることを特徴とする請求項（１）
に記載の負性抵抗形半導体素子。 - （３）前記ブレークダウン開始領域が前記第３の半導体
領域間に存在することを特徴とする請求項（１）に記載
の負性抵抗形半導体素子。 - （４）前記ブレークダウン開始領域の外周にガードリン
グ半導体領域を備えたことを特徴とする負性抵抗形半導
体素子。 - （５）前記第１の半導体領域において、前記第２の半導
体領域と前記第３の半導体領域と対称の位置にこれら領
域と同等な第５の半導体領域と第６の半導体領域を備え
たことを特徴とする負性抵抗形半導体素子。 - （６）前記ブレークダウン開始領域に、金又は白金等の
ライフタイムキラーが拡散されていることを特徴とする
請求項（１）に記載の負性抵抗形半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012896A JP3007647B2 (ja) | 1990-01-23 | 1990-01-23 | 負性抵抗形半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012896A JP3007647B2 (ja) | 1990-01-23 | 1990-01-23 | 負性抵抗形半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03217058A true JPH03217058A (ja) | 1991-09-24 |
| JP3007647B2 JP3007647B2 (ja) | 2000-02-07 |
Family
ID=11818156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012896A Expired - Fee Related JP3007647B2 (ja) | 1990-01-23 | 1990-01-23 | 負性抵抗形半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3007647B2 (ja) |
-
1990
- 1990-01-23 JP JP2012896A patent/JP3007647B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3007647B2 (ja) | 2000-02-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081126 Year of fee payment: 9 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091126 Year of fee payment: 10 |
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