JPH05326933A - Ｐｎｐｎ半導体雷サージ防護素子 - Google Patents
Ｐｎｐｎ半導体雷サージ防護素子Info
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- JPH05326933A JPH05326933A JP15618792A JP15618792A JPH05326933A JP H05326933 A JPH05326933 A JP H05326933A JP 15618792 A JP15618792 A JP 15618792A JP 15618792 A JP15618792 A JP 15618792A JP H05326933 A JPH05326933 A JP H05326933A
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Abstract
(57)【要約】
【目的】保持電流を低減し、高速スイッチングと低消費
エネルギを実現して、高サージ耐量のＰＮＰＮ半導体雷
サージ防護素子を提供する。 【構成】雷サージ等の過電圧から装置を保護するＰＮＰ
Ｎ構造のサイリスタ素子を逆並列構成した双方向性２端
子素子において、互いに隣接する素子のＮ型ベース領域
相互間およびＮ型カソード領域相互間をそれぞれ狭窄部
で接続したことを特徴とする構成を有する。
エネルギを実現して、高サージ耐量のＰＮＰＮ半導体雷
サージ防護素子を提供する。 【構成】雷サージ等の過電圧から装置を保護するＰＮＰ
Ｎ構造のサイリスタ素子を逆並列構成した双方向性２端
子素子において、互いに隣接する素子のＮ型ベース領域
相互間およびＮ型カソード領域相互間をそれぞれ狭窄部
で接続したことを特徴とする構成を有する。
Description
【０００１】
【産業上の利用分野】本発明は、電話回線その他に誘導
された雷等の高電圧サージから通信端末あるいは保守作
業者を保護するサージ防護素子に関するものである。
された雷等の高電圧サージから通信端末あるいは保守作
業者を保護するサージ防護素子に関するものである。
【０００２】
【従来の技術】図８は、従来のサージ防護素子である双
方向性２端子サイリスタの断面構造を示す。Ｐ型ベース
領域３１、Ｎ型ベース領域３２、Ｐ型オーミックアノー
ド領域３３，３３’、Ｎ型カソード領域３４、Ｎ型オー
ミックカソード領域３５，３５’、電極３６，３６’、
および絶縁物３７，３７’，３８，３８’から構成され
る。本素子では２つのサイリスタが逆並列構成されてお
り、その一つは３６，３３，３２，３１，３４，３５，
３６’で構成され、もう一方は３６，３５’，３２，３
１，３４，３３’，３６’で構成されている。ここで
は、便宜上、前者を正方向サイリスタ、後者を負方向サ
イリスタと呼ぶ。
方向性２端子サイリスタの断面構造を示す。Ｐ型ベース
領域３１、Ｎ型ベース領域３２、Ｐ型オーミックアノー
ド領域３３，３３’、Ｎ型カソード領域３４、Ｎ型オー
ミックカソード領域３５，３５’、電極３６，３６’、
および絶縁物３７，３７’，３８，３８’から構成され
る。本素子では２つのサイリスタが逆並列構成されてお
り、その一つは３６，３３，３２，３１，３４，３５，
３６’で構成され、もう一方は３６，３５’，３２，３
１，３４，３３’，３６’で構成されている。ここで
は、便宜上、前者を正方向サイリスタ、後者を負方向サ
イリスタと呼ぶ。
【０００３】図９は、図８の電極３６と絶縁物３７，３
７’を除去したときの平面図であり、Ｐ型オーミックア
ノード領域３３とＮ型オーミックカソード領域３５’の
下に、Ｎ型ベース領域３２が一様に配置されている。
７’を除去したときの平面図であり、Ｐ型オーミックア
ノード領域３３とＮ型オーミックカソード領域３５’の
下に、Ｎ型ベース領域３２が一様に配置されている。
【０００４】図１０は、従来のサージ防護素子の動作原
理を示す。電極３６に正のサージが印加されると、Ｎ型
ベース領域３２とＰ型ベース領域３１に逆バイアスが加
わり、ＰＮ接合が降服してアバンシ電流Ｉa が３５’，
３２，３１，３４および３５を経路として流れる。次
に、Ｎ型ベース領域３２のバルク抵抗による電圧効果が
ＰＮ接合（３３と３２）のビルトイン電圧に達すると、
Ｐ型アノード領域３３からＮ型ベース領域３２へ少数キ
ャリアの注入が始まり、電流Ｉb が流れる。Ｉbの増加
にしたがって３３，３２，３１で構成されるＰＮＰトラ
ンジスタの電流増幅率ａp および３２，３１，３４，３
５で構成されるＮＰＮトランジスタの電流増幅率ａn が
増加する。ａp ＋ａn ＝１となると、３３，３２，３
１，３４，３５で構成されるサイリスタがスイッチング
し、正方向サイリスタ全体をサージ電流Ｉc が流れて、
電極３６，３６’間の端子電圧が低下する。すなわち、
正方向サイリスタの起動は、負方向サイリスタのＮ型オ
ーミックカソード領域３５’からＮ型ベース領域３２に
アバランシ電流が流れることにより始まる。
理を示す。電極３６に正のサージが印加されると、Ｎ型
ベース領域３２とＰ型ベース領域３１に逆バイアスが加
わり、ＰＮ接合が降服してアバンシ電流Ｉa が３５’，
３２，３１，３４および３５を経路として流れる。次
に、Ｎ型ベース領域３２のバルク抵抗による電圧効果が
ＰＮ接合（３３と３２）のビルトイン電圧に達すると、
Ｐ型アノード領域３３からＮ型ベース領域３２へ少数キ
ャリアの注入が始まり、電流Ｉb が流れる。Ｉbの増加
にしたがって３３，３２，３１で構成されるＰＮＰトラ
ンジスタの電流増幅率ａp および３２，３１，３４，３
５で構成されるＮＰＮトランジスタの電流増幅率ａn が
増加する。ａp ＋ａn ＝１となると、３３，３２，３
１，３４，３５で構成されるサイリスタがスイッチング
し、正方向サイリスタ全体をサージ電流Ｉc が流れて、
電極３６，３６’間の端子電圧が低下する。すなわち、
正方向サイリスタの起動は、負方向サイリスタのＮ型オ
ーミックカソード領域３５’からＮ型ベース領域３２に
アバランシ電流が流れることにより始まる。
【０００５】図１１は図１０の電極３６に正の電圧が印
加されたときの電圧（Ｖ）−電流（Ｉ）特性である。電
圧が上昇し、素子のブレークオーバ電圧ＶBOに達すると
アバランシ電流が流れ、素子電圧が低下する。サイリス
タがスイッチングすると更に急激に電圧が低下し、最終
的にオン電圧ＶT になる。ここで、Ｉh は保持電流であ
り、サイリスタをスイッチングさせるのに必要な電流値
である。また逆に、サイリスタ動作が停止する電流値と
言うこともできる。即ち、この値は、印加電圧の低下に
よって図１０のＰ型オーミックアノード領域３３とＮ型
ベース領域３２に流れる電流が減少し、この間の電圧が
ビルトイン電圧以下となり、ＰＮＰトランジスタの動作
が停止する電流値である。
加されたときの電圧（Ｖ）−電流（Ｉ）特性である。電
圧が上昇し、素子のブレークオーバ電圧ＶBOに達すると
アバランシ電流が流れ、素子電圧が低下する。サイリス
タがスイッチングすると更に急激に電圧が低下し、最終
的にオン電圧ＶT になる。ここで、Ｉh は保持電流であ
り、サイリスタをスイッチングさせるのに必要な電流値
である。また逆に、サイリスタ動作が停止する電流値と
言うこともできる。即ち、この値は、印加電圧の低下に
よって図１０のＰ型オーミックアノード領域３３とＮ型
ベース領域３２に流れる電流が減少し、この間の電圧が
ビルトイン電圧以下となり、ＰＮＰトランジスタの動作
が停止する電流値である。
【０００６】
【発明が解決しようとする課題】従来のサージ防護素子
は、Ｎ型オーミックカソード領域３５’から供給される
アバランシ電流Ｉa によるＮ型ベース領域３２の電圧効
果をトリガとして、サイリスタをスイッチングさせてい
たため、Ｎ型ベース領域３２の抵抗が低い場合には、Ｐ
Ｎ接合のビルトイン電圧を形成するのに多量のアバラン
シ電流Ｉa を流す必要が生じ、保持電流が高くなる欠点
があった。また、スイッチングに要する電流が大きいこ
とと、スイッチング時間が長くなることから、素子にお
ける消費エネルギが大きくなり、サージ耐量の低下に結
び付くという欠点があった。
は、Ｎ型オーミックカソード領域３５’から供給される
アバランシ電流Ｉa によるＮ型ベース領域３２の電圧効
果をトリガとして、サイリスタをスイッチングさせてい
たため、Ｎ型ベース領域３２の抵抗が低い場合には、Ｐ
Ｎ接合のビルトイン電圧を形成するのに多量のアバラン
シ電流Ｉa を流す必要が生じ、保持電流が高くなる欠点
があった。また、スイッチングに要する電流が大きいこ
とと、スイッチング時間が長くなることから、素子にお
ける消費エネルギが大きくなり、サージ耐量の低下に結
び付くという欠点があった。
【０００７】本発明の目的は、保持電流を低減し、高速
スイッチングと低消費エネルギを実現して、高サージ耐
量のＰＮＰＮ半導体雷サージ防護素子を提供することに
ある。
スイッチングと低消費エネルギを実現して、高サージ耐
量のＰＮＰＮ半導体雷サージ防護素子を提供することに
ある。
【０００８】
【課題を解決するための手段】この目的を達成するため
に、本発明のＰＮＰＮ半導体雷サージ防護素子は、雷サ
ージ等の過電圧から装置を保護するＰＮＰＮ構造のサイ
リスタ素子を逆並列構成した双方向性２端子素子におい
て、互いに隣接する素子のＮ型ベース領域相互間および
Ｎ型カソード領域相互間をそれぞれ狭窄部で接続したこ
とを特徴とする構成を有する。
に、本発明のＰＮＰＮ半導体雷サージ防護素子は、雷サ
ージ等の過電圧から装置を保護するＰＮＰＮ構造のサイ
リスタ素子を逆並列構成した双方向性２端子素子におい
て、互いに隣接する素子のＮ型ベース領域相互間および
Ｎ型カソード領域相互間をそれぞれ狭窄部で接続したこ
とを特徴とする構成を有する。
【０００９】
【実施例】図１は本発明の第１の実施例の平面図、図２
（ａ）（ｂ）は図１の断面Ａ−Ａ’と断面Ｂ−Ｂ’に沿
う断面図であって、Ｐ型ベース領域１、Ｎ型ベース領域
２，２’、 Ｐ型オーミックアノード領域３，３’、Ｎ
型カソード領域４，４’、Ｎ型オーミックカソード領域
５，５’、電極６，６’、第一の絶縁物７，７’，８，
８’、第二の絶縁物９，９’、Ｎ型ベース領域の狭窄部
１０である。
（ａ）（ｂ）は図１の断面Ａ−Ａ’と断面Ｂ−Ｂ’に沿
う断面図であって、Ｐ型ベース領域１、Ｎ型ベース領域
２，２’、 Ｐ型オーミックアノード領域３，３’、Ｎ
型カソード領域４，４’、Ｎ型オーミックカソード領域
５，５’、電極６，６’、第一の絶縁物７，７’，８，
８’、第二の絶縁物９，９’、Ｎ型ベース領域の狭窄部
１０である。
【００１０】本素子はＰ型半導体基板であるＰ型ベース
領域１の両面からＮ型ベース領域２，２’、ついでＮ型
カソード領域４，４’を拡散し、さらに電極６，６’と
接続するためのＰ型オーミックアノード領域３，３’お
よびＮ型オーミックカソード領域５，５’を拡散して形
成される。図１に示すようにＮ型ベース領域２には狭窄
部１０が存在し、この部分で双方向性サイリスタが互い
に接続されている。図２（ａ）に示した断面Ａ−Ａ’で
は、３，２，１，４，５で形成されるサイリスタ（ここ
では正方向サイリスタと呼ぶ）と５’，４’，１，
２’，３’で形成されるサイリスタ（負方向サイリス
タ）が逆並列接続されており、それぞれのサイリスタの
Ｎ型ベース領域２（２’）とＮ型カソード領域４’
（４）はＰ型ベース領域１と第二の絶縁物９（９’）で
分離されている。すなわち、逆並列接続された２つのサ
イリスタはＰ型ベース領域１のみを共通として、他は独
立のサイリスタ構造となっている。一方、図２（ｂ）に
示した断面Ｂ−Ｂ’では、従来のサイリスタ（図８）と
同様に、正方向サイリスタは３，２，１，４，５で形成
され、負方向サイリスタは５’，２，１，４，３’で形
成されている。 スイッチ１
領域１の両面からＮ型ベース領域２，２’、ついでＮ型
カソード領域４，４’を拡散し、さらに電極６，６’と
接続するためのＰ型オーミックアノード領域３，３’お
よびＮ型オーミックカソード領域５，５’を拡散して形
成される。図１に示すようにＮ型ベース領域２には狭窄
部１０が存在し、この部分で双方向性サイリスタが互い
に接続されている。図２（ａ）に示した断面Ａ−Ａ’で
は、３，２，１，４，５で形成されるサイリスタ（ここ
では正方向サイリスタと呼ぶ）と５’，４’，１，
２’，３’で形成されるサイリスタ（負方向サイリス
タ）が逆並列接続されており、それぞれのサイリスタの
Ｎ型ベース領域２（２’）とＮ型カソード領域４’
（４）はＰ型ベース領域１と第二の絶縁物９（９’）で
分離されている。すなわち、逆並列接続された２つのサ
イリスタはＰ型ベース領域１のみを共通として、他は独
立のサイリスタ構造となっている。一方、図２（ｂ）に
示した断面Ｂ−Ｂ’では、従来のサイリスタ（図８）と
同様に、正方向サイリスタは３，２，１，４，５で形成
され、負方向サイリスタは５’，２，１，４，３’で形
成されている。 スイッチ１
【００１１】本実施例によるサージ防護素子の動作は、
次の通りである。図２（ｂ）において本素子の電極６に
正のサージ電圧が印加されると、Ｎ型ベース領域２とＰ
型ベース領域１に逆バイアスが加わり、ＰＮ接合が降服
したアバランシ電流が５’，２，１，４，５を経路とし
て流れる。ここで、Ｎ型ベース領域２には図１に示すよ
うに狭窄部１０が存在し、アバランシ電流の全てがこの
部分を通して流れるため、狭窄部１０の近傍の電流密度
は極めて高くなる。その結果、Ｎ型ベース領域２のバル
ク抵抗による電圧効果が狭窄部１０の近傍で高くなり、
Ｐ型アノード領域３とＮ型ベース領域２で構成されるＰ
Ｎ接合のビルトイン電圧に容易に達する。従って、低電
流でサイリスタのスイッチングが可能となる。すなわ
ち、狭窄部１０を設けることにより、サイリスタの保持
電流を低減することができる。さらに、狭窄部１０の幅
あるいはその数を変えることにより、保持電流の値を調
整することができる。
次の通りである。図２（ｂ）において本素子の電極６に
正のサージ電圧が印加されると、Ｎ型ベース領域２とＰ
型ベース領域１に逆バイアスが加わり、ＰＮ接合が降服
したアバランシ電流が５’，２，１，４，５を経路とし
て流れる。ここで、Ｎ型ベース領域２には図１に示すよ
うに狭窄部１０が存在し、アバランシ電流の全てがこの
部分を通して流れるため、狭窄部１０の近傍の電流密度
は極めて高くなる。その結果、Ｎ型ベース領域２のバル
ク抵抗による電圧効果が狭窄部１０の近傍で高くなり、
Ｐ型アノード領域３とＮ型ベース領域２で構成されるＰ
Ｎ接合のビルトイン電圧に容易に達する。従って、低電
流でサイリスタのスイッチングが可能となる。すなわ
ち、狭窄部１０を設けることにより、サイリスタの保持
電流を低減することができる。さらに、狭窄部１０の幅
あるいはその数を変えることにより、保持電流の値を調
整することができる。
【００１２】図３は本発明の第２の実施例の平面図であ
る。本素子では狭窄部１０を３箇所とし、その幅を狭く
している。このような構造にすることにより、特定の箇
所にアバランシ電流をより集中することができ、低電流
かつ短時間でＰＮ接合のビルトイン電圧に達することが
できる。その結果、低い保持電流でスイッチングが可能
となると共に、スイッチングまでの時間を短くできるた
め、素子におけるエネルギ損失を低減することができ
る。
る。本素子では狭窄部１０を３箇所とし、その幅を狭く
している。このような構造にすることにより、特定の箇
所にアバランシ電流をより集中することができ、低電流
かつ短時間でＰＮ接合のビルトイン電圧に達することが
できる。その結果、低い保持電流でスイッチングが可能
となると共に、スイッチングまでの時間を短くできるた
め、素子におけるエネルギ損失を低減することができ
る。
【００１３】図４は本発明の第３の実施例の平面図であ
る。本素子では狭窄部１０を３箇所とし、負方向サイリ
スタのＮ型カソード領域４’から正方向サイリスタのＮ
型ベース領域２へ流れ込むアバランシ電流による電圧降
下が狭窄部１０で発生せず、正方向サイリスタのＮ型ベ
ース領域２のＰ型アノード領域３の近傍で効果的に発生
するようにした例である。
る。本素子では狭窄部１０を３箇所とし、負方向サイリ
スタのＮ型カソード領域４’から正方向サイリスタのＮ
型ベース領域２へ流れ込むアバランシ電流による電圧降
下が狭窄部１０で発生せず、正方向サイリスタのＮ型ベ
ース領域２のＰ型アノード領域３の近傍で効果的に発生
するようにした例である。
【００１４】図５は本発明の第４の実施例の平面図、図
６は図５の断面Ｃ−Ｃ’、図７は図５の断面Ｄ−Ｄ’で
あって、双方向性２端子素子を２組並列に配置した例で
あり、Ｐ型ベース領域１１、Ｎ型ベース領域１２，１
２’，１６，１６’、Ｐ型オーミックアノード領域１
３，１３’，１７，１７’、Ｎ型カソード領域１４，１
４’，１８，１８’、Ｎ型オーミックカソード領域１
５，１５’，１９，１９’、電極２０，２０’、第一の
絶縁物２１，２１’，２２，２２’、第二の絶縁物２
３，２３’，２４，２４’，２５，２５’、Ｎ型ベース
領域の狭窄部２６である。
６は図５の断面Ｃ−Ｃ’、図７は図５の断面Ｄ−Ｄ’で
あって、双方向性２端子素子を２組並列に配置した例で
あり、Ｐ型ベース領域１１、Ｎ型ベース領域１２，１
２’，１６，１６’、Ｐ型オーミックアノード領域１
３，１３’，１７，１７’、Ｎ型カソード領域１４，１
４’，１８，１８’、Ｎ型オーミックカソード領域１
５，１５’，１９，１９’、電極２０，２０’、第一の
絶縁物２１，２１’，２２，２２’、第二の絶縁物２
３，２３’，２４，２４’，２５，２５’、Ｎ型ベース
領域の狭窄部２６である。
【００１５】図７において、本素子の電極２０に正のサ
ージ電圧が印加されると、アバランシ電流は１５’，１
２，１１，１４，１５の経路と１９’，１２，１１，１
４，１９の経路で流れる。ここで、Ｎ型ベース領域１２
は、図５に示すようにＮ型ベース領域の狭窄部２６で隣
接する素子と互いに接続されており、アバランシ電流に
よる電圧降下は狭窄部２６の近傍で高くなる。従来、サ
イリスタ素子の発熱を分散する目的から、複数の素子を
並列接続した例（例えば、特願平３−１８９０３８号）
はあるが、従来の素子では図５に示すような狭窄部２６
を持たなかったため、並列接続する素子数が増えるとＮ
型ベース領域１２を流れるアバランシ電流による電圧降
下が低くなり、保持電流が大きくなると共に、極端に素
子数が多くなるとスイッチングが不可能になることがあ
った。本発明によれば、電流狭窄部２６の形状あるいは
個数を変えることにより、この近傍の電流密度が高くす
ることができ、電圧降下が大きくなるため、素子のスイ
ッチングが容易になる。
ージ電圧が印加されると、アバランシ電流は１５’，１
２，１１，１４，１５の経路と１９’，１２，１１，１
４，１９の経路で流れる。ここで、Ｎ型ベース領域１２
は、図５に示すようにＮ型ベース領域の狭窄部２６で隣
接する素子と互いに接続されており、アバランシ電流に
よる電圧降下は狭窄部２６の近傍で高くなる。従来、サ
イリスタ素子の発熱を分散する目的から、複数の素子を
並列接続した例（例えば、特願平３−１８９０３８号）
はあるが、従来の素子では図５に示すような狭窄部２６
を持たなかったため、並列接続する素子数が増えるとＮ
型ベース領域１２を流れるアバランシ電流による電圧降
下が低くなり、保持電流が大きくなると共に、極端に素
子数が多くなるとスイッチングが不可能になることがあ
った。本発明によれば、電流狭窄部２６の形状あるいは
個数を変えることにより、この近傍の電流密度が高くす
ることができ、電圧降下が大きくなるため、素子のスイ
ッチングが容易になる。
【００１６】
【発明の効果】以上詳細に説明したように、本発明によ
るＰＮＰＮ半導体雷サージ防護素子は、Ｎ型ベース領域
の一部に狭窄部を設けてアバランシ電流が集中するよう
にし、この近傍のＮ型ベース領域の電圧降下が高くなる
ようにしているため、低い保持電流でスイッチングが可
能となる。また、小さいアバランシ電流でも、スイッチ
ングのトリガとなるＰＮ接合のビルトイン電圧以上の電
圧降下を形成することができるため、スイッチング速度
の向上および消費エネルギの低減が可能となり、サージ
耐量の向上を図ることができる。これらの効果は、並列
接続される素子の数が多くなるほど、顕著となる。な
お、保持電流の値を特定の範囲に設定したい場合には、
狭窄部の形状，数を適当に設定することにより、任意の
値とすることができる。
るＰＮＰＮ半導体雷サージ防護素子は、Ｎ型ベース領域
の一部に狭窄部を設けてアバランシ電流が集中するよう
にし、この近傍のＮ型ベース領域の電圧降下が高くなる
ようにしているため、低い保持電流でスイッチングが可
能となる。また、小さいアバランシ電流でも、スイッチ
ングのトリガとなるＰＮ接合のビルトイン電圧以上の電
圧降下を形成することができるため、スイッチング速度
の向上および消費エネルギの低減が可能となり、サージ
耐量の向上を図ることができる。これらの効果は、並列
接続される素子の数が多くなるほど、顕著となる。な
お、保持電流の値を特定の範囲に設定したい場合には、
狭窄部の形状，数を適当に設定することにより、任意の
値とすることができる。
【図１】本発明の第１の実施例の平面図である。
【図２】本発明の第２の実施例の断面Ａ−Ａと断面Ｂ−
Ｂに沿う断面図である。
Ｂに沿う断面図である。
【図３】本発明の第２の実施例の平面図である。
【図４】本発明の第３の実施例の平面図である。
【図５】本発明の第４の実施例の平面図である。
【図６】本発明の第４の実施例の断面Ｃ−Ｃ’に沿う断
面図である。
面図である。
【図７】本発明の第４の実施例の断面Ｄ−Ｄ’に沿う断
面図である。
面図である。
【図８】従来のサージ防護素子の１例を示す断面図であ
る。
る。
【図９】従来のサージ防護素子の１例を示す平面図であ
る。
る。
【図１０】従来のサージ防護素子の動作原理を説明する
ための断面図である。
ための断面図である。
【図１１】サージ防護素子の電圧−電流特性図である。
１ Ｐ型ベース領域 ２，２’ Ｎ型ベース領域 ３，３’ Ｐ型オーミックアノード領域 ４，４’ Ｎ型カソード領域 ５，５’ Ｎ型オーミックカソード領域 ６，６’ 電極 ７，７’，８，８’ 第一の絶縁物 ９，９’ 第二の絶縁物 １０，１０’ Ｎ型ベース領域の狭窄部 １１ Ｐ型ベース領域 １２，１２’，１６，１６’ Ｎ型ベース領域 １３，１３’，１７，１７’ Ｐ型オーミックアノード
領域 １４，１４’，１８，１８’ Ｎ型カソード領域 １５，１５’，１９，１９’ Ｎ型オーミックカソード
領域 ２０，２０’ 電極 ２１，２１’２２，２２’ 第一の絶縁物 ２３，２３’，２４，２４’２５，２５’ 第二の絶縁
物 ２６ Ｎ型ベース領域の狭窄部 ３１ Ｐ型ベース領域 ３２ Ｎ型ベース領域 ３３，３３’ Ｐ型オーミックアノード領域 ３４ Ｎ型カソード領域 ３５，３５’ Ｎ型オーミックカソード領域 ３６，３６’ 電極 ３７，３７’３８，３８’ 絶縁物
領域 １４，１４’，１８，１８’ Ｎ型カソード領域 １５，１５’，１９，１９’ Ｎ型オーミックカソード
領域 ２０，２０’ 電極 ２１，２１’２２，２２’ 第一の絶縁物 ２３，２３’，２４，２４’２５，２５’ 第二の絶縁
物 ２６ Ｎ型ベース領域の狭窄部 ３１ Ｐ型ベース領域 ３２ Ｎ型ベース領域 ３３，３３’ Ｐ型オーミックアノード領域 ３４ Ｎ型カソード領域 ３５，３５’ Ｎ型オーミックカソード領域 ３６，３６’ 電極 ３７，３７’３８，３８’ 絶縁物
Claims (1)
- 【請求項１】 雷サージ等の過電圧から装置を保護する
ＰＮＰＮ構造のサイリスタ素子を逆並列構成した双方向
性２端子素子において、 互いに隣接する素子のＮ型ベース領域相互間およびＮ型
カソード領域相互間をそれぞれ狭窄部で接続したことを
特徴とするＰＮＰＮ半導体雷サージ防護素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15618792A JPH05326933A (ja) | 1992-05-25 | 1992-05-25 | Ｐｎｐｎ半導体雷サージ防護素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15618792A JPH05326933A (ja) | 1992-05-25 | 1992-05-25 | Ｐｎｐｎ半導体雷サージ防護素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326933A true JPH05326933A (ja) | 1993-12-10 |
Family
ID=15622274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15618792A Pending JPH05326933A (ja) | 1992-05-25 | 1992-05-25 | Ｐｎｐｎ半導体雷サージ防護素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326933A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107658296A (zh) * | 2017-10-25 | 2018-02-02 | 启东吉莱电子有限公司 | 一种具有三路保护的晶闸管浪涌抑制器及其制造方法 |
| CN114361255A (zh) * | 2022-02-08 | 2022-04-15 | 西安派瑞功率半导体变流技术股份有限公司 | 一种双向精准击穿防爆晶闸管及其制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4934030A (ja) * | 1972-07-31 | 1974-03-29 |
-
1992
- 1992-05-25 JP JP15618792A patent/JPH05326933A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4934030A (ja) * | 1972-07-31 | 1974-03-29 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107658296A (zh) * | 2017-10-25 | 2018-02-02 | 启东吉莱电子有限公司 | 一种具有三路保护的晶闸管浪涌抑制器及其制造方法 |
| CN114361255A (zh) * | 2022-02-08 | 2022-04-15 | 西安派瑞功率半导体变流技术股份有限公司 | 一种双向精准击穿防爆晶闸管及其制备方法 |
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