JPH03218036A - 半導体素子実装用基板 - Google Patents
半導体素子実装用基板Info
- Publication number
- JPH03218036A JPH03218036A JP2013414A JP1341490A JPH03218036A JP H03218036 A JPH03218036 A JP H03218036A JP 2013414 A JP2013414 A JP 2013414A JP 1341490 A JP1341490 A JP 1341490A JP H03218036 A JPH03218036 A JP H03218036A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- substrate
- electrode terminal
- bump
- bumps
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07221—Aligning
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07221—Aligning
- H10W72/07227—Aligning involving guiding structures, e.g. spacers or supporting members
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＩＣチップ等の半導体素子が実装される半導
体素子実装用基板に関する。
体素子実装用基板に関する。
ＩＣ等の半導体素子を基板上に実装する場合に、半導体
素子の電極パッド上に凸状のバンプを形成し、このバン
プを基板上に形成されている電極端子上に直接接続する
ことが行われている。
素子の電極パッド上に凸状のバンプを形成し、このバン
プを基板上に形成されている電極端子上に直接接続する
ことが行われている。
基板上の電極端子は、従来、平坦に形成されていた。こ
のため、半導体素子上のバンプを基板上の電極端子に正
確に位置合せしなければ、バンプ材料が電極端子の周辺
部にはみ出し、隣接する電極端子同士を短絡させるおそ
れがあった。
のため、半導体素子上のバンプを基板上の電極端子に正
確に位置合せしなければ、バンプ材料が電極端子の周辺
部にはみ出し、隣接する電極端子同士を短絡させるおそ
れがあった。
また、半導体素子の集積度が高くなるほど、基板上に形
成される電極端子のサイズ及びピッチ間隔は小さくなる
。このため、高集積化が進むほどバンプと電極端子とを
非常に高い精度で位置合せする必要が生ずる。
成される電極端子のサイズ及びピッチ間隔は小さくなる
。このため、高集積化が進むほどバンプと電極端子とを
非常に高い精度で位置合せする必要が生ずる。
しかし、そのような高い精度での位置合せには、それな
りの時間が必要であり、実装に要する時間が長くなると
共に、高精度で高価な位置合せ装置を必要とする。この
ため、実装コストが高いものとなっていた。
りの時間が必要であり、実装に要する時間が長くなると
共に、高精度で高価な位置合せ装置を必要とする。この
ため、実装コストが高いものとなっていた。
そこで、上述の事情に鑑み、本発明は実装に要する時間
を短縮すると共に、実装コストを低減することを目的と
している。
を短縮すると共に、実装コストを低減することを目的と
している。
上述の目的を達成するため、本発明による半導体素子実
装用基板においては、基板上の電極端子に半導体素子上
のバンプの少なくとも頂部を受容する凹部が形成されて
おり、この電極端子の表面のうち少なくとも凹部がバン
プよりも低融点の金属層により覆われていることを特徴
としている。
装用基板においては、基板上の電極端子に半導体素子上
のバンプの少なくとも頂部を受容する凹部が形成されて
おり、この電極端子の表面のうち少なくとも凹部がバン
プよりも低融点の金属層により覆われていることを特徴
としている。
このようにすることにより、大まかな位置合せ後に電極
端子の表面の低融点金属層を溶融させると、低融点金属
の表面張力により半導体素子上のバンプが基板上の電極
端子の凹部内に誘導され、バンプと電極端子とが正確に
位置合せされる。
端子の表面の低融点金属層を溶融させると、低融点金属
の表面張力により半導体素子上のバンプが基板上の電極
端子の凹部内に誘導され、バンプと電極端子とが正確に
位置合せされる。
以下、本発明の実施例について第１図及び第２図を参照
しつつ、説明する。
しつつ、説明する。
第１図は本発明による半導体素子実装用基板とその電極
端子に対して大まかに位置合せされた半導体素子とを示
しており、第２図は実装後の状態を示している。
端子に対して大まかに位置合せされた半導体素子とを示
しており、第２図は実装後の状態を示している。
図示したように、半導体素子１にはその表面から突出し
て複数のバンプ２が形成されている。
て複数のバンプ２が形成されている。
他方、半導体素子１が実装される基板３には、半導体素
子１上のバンプに対応して複数の電極端子５が形成され
ている。この電極端子５はその表面にバンプ２の少なく
とも頂部を受容する凹部４を有している。電極端子５は
、例えば次のようにして形成される。まず、基板３の電
極端子５が形成される部分に窪みを形成する。この窪み
は半導体素子１上に形成されているバンプ２の少なくと
も頂部（図では下端部）を受容し得る程度の大きさに形
成される。そして、この窪みに選択的にメッキを施すな
どして電極端子５が形成される。このようにして形成さ
れた電極端子５は、その表面にバンプ２の少なくとも頂
部を受容する凹部４を有することとなる。電極端子５の
表面のうち少なくとも四部４は、バンプ２及び電極端子
５よりも融点が低い金属（例えば、Ａ ｕ ／ ２ ０
％Ｓｎ，Ｐｂ／４０％Ｉｎ）からなる金属層６により覆
われている。金属層６は、真空蒸着等の方法により形成
される。なお、この凹部４の最も深い位置（最も低い位
置）に電極端子５の中心が一致していることが好ましい
。
子１上のバンプに対応して複数の電極端子５が形成され
ている。この電極端子５はその表面にバンプ２の少なく
とも頂部を受容する凹部４を有している。電極端子５は
、例えば次のようにして形成される。まず、基板３の電
極端子５が形成される部分に窪みを形成する。この窪み
は半導体素子１上に形成されているバンプ２の少なくと
も頂部（図では下端部）を受容し得る程度の大きさに形
成される。そして、この窪みに選択的にメッキを施すな
どして電極端子５が形成される。このようにして形成さ
れた電極端子５は、その表面にバンプ２の少なくとも頂
部を受容する凹部４を有することとなる。電極端子５の
表面のうち少なくとも四部４は、バンプ２及び電極端子
５よりも融点が低い金属（例えば、Ａ ｕ ／ ２ ０
％Ｓｎ，Ｐｂ／４０％Ｉｎ）からなる金属層６により覆
われている。金属層６は、真空蒸着等の方法により形成
される。なお、この凹部４の最も深い位置（最も低い位
置）に電極端子５の中心が一致していることが好ましい
。
このように形成された基板３に対して、半導体素子１を
実装する場合、半導体素子１上のバンプ２と基板３上の
電極端子５との位置合せが図示しない位置合せ装置によ
り行われるが、この位置合せは、第１図に示したように
、バンプ２の一部が金属層６に当接する程度の大まかな
位置合せで足りる。なぜなら、この位置合せの後に基板
３を加熱して金属層６だけを溶融させると、溶融した金
属層材料はその表面張力により収縮する。このとき、バ
ンプ２の頂部が金属層６に当接していれば第２図に示し
たように、バンプ２は該表面張力により凹部４内に誘導
され、電極端子５に対して正確に位置合せされるからで
ある。なお、この表面張力はバンプ２が形成されている
半導体素子１上の電極パッド（図示せず）と基板３上の
電極端子５との間で、金属層材料の表面積をできるだけ
小さくするように働く。したがって、この表面張力によ
り半導体素子１上の各電極パッドと基板３上の各電極端
子５との総合的な位置ズレが最小となるように、半導体
素子１は基板３に対して位置合せされる。このようにし
て正確な位置合せが行われた後、さらに基板３を加熱し
てバンプ２を溶融し、バンプ２と電極端子５とを互いに
接続してもよいし、バンプ２は溶融させず溶融した金属
層材料により接続することとしてもよい。
実装する場合、半導体素子１上のバンプ２と基板３上の
電極端子５との位置合せが図示しない位置合せ装置によ
り行われるが、この位置合せは、第１図に示したように
、バンプ２の一部が金属層６に当接する程度の大まかな
位置合せで足りる。なぜなら、この位置合せの後に基板
３を加熱して金属層６だけを溶融させると、溶融した金
属層材料はその表面張力により収縮する。このとき、バ
ンプ２の頂部が金属層６に当接していれば第２図に示し
たように、バンプ２は該表面張力により凹部４内に誘導
され、電極端子５に対して正確に位置合せされるからで
ある。なお、この表面張力はバンプ２が形成されている
半導体素子１上の電極パッド（図示せず）と基板３上の
電極端子５との間で、金属層材料の表面積をできるだけ
小さくするように働く。したがって、この表面張力によ
り半導体素子１上の各電極パッドと基板３上の各電極端
子５との総合的な位置ズレが最小となるように、半導体
素子１は基板３に対して位置合せされる。このようにし
て正確な位置合せが行われた後、さらに基板３を加熱し
てバンプ２を溶融し、バンプ２と電極端子５とを互いに
接続してもよいし、バンプ２は溶融させず溶融した金属
層材料により接続することとしてもよい。
半導体素子１上に形成されるバンプ２のサイズを直径８
０μｍ１高さ約３０μｍとし、また、基板３上の電極端
子５のサイズを直径１００μｍとし、金属層６を電極端
子５の上面全体に形成して、半導体素子１を基板３に実
装した。この場合に、実装後のバンプ２と電極端子５の
位置ズレを±１０μｍ以内に納めるために、位置合せ装
置に要求される位置合せ精度は±５０μｍであった。
０μｍ１高さ約３０μｍとし、また、基板３上の電極端
子５のサイズを直径１００μｍとし、金属層６を電極端
子５の上面全体に形成して、半導体素子１を基板３に実
装した。この場合に、実装後のバンプ２と電極端子５の
位置ズレを±１０μｍ以内に納めるために、位置合せ装
置に要求される位置合せ精度は±５０μｍであった。
これに対して、上述の例と同寸法の平坦な電極端子が形
成された従来の基板に、上述した例と同じ半導体素子を
実装したところ、位置合せ装置に同様に要求される精度
は±１０μｍであった。この結果を下表に示す。
成された従来の基板に、上述した例と同じ半導体素子を
実装したところ、位置合せ装置に同様に要求される精度
は±１０μｍであった。この結果を下表に示す。
以上説明したように、本発明によれば従来のように高精
度で高価な位置合せ装置を必要とせず、比較的安価な位
置合せ装置を用いることができる。
度で高価な位置合せ装置を必要とせず、比較的安価な位
置合せ装置を用いることができる。
また、位置合せ装置による位置合せは、大まかなもので
足りるので、位置合せ装置による精密な位置合せを必要
としていた従来に比し、位置合せ装置による位置合せに
必要とされる時間が短くなる。
足りるので、位置合せ装置による精密な位置合せを必要
としていた従来に比し、位置合せ装置による位置合せに
必要とされる時間が短くなる。
したがって、実装に要する時間及びコストを低減するこ
とができる。
とができる。
第１図は本発明による半導体素子実装用基板とその電極
端子に対して大まかに位置合せされた半導体素子とを示
した図、第２図はそれらの実装後の状態を示した図であ
る。 １・・・半導体素子、２・・・バンプ、３・・・基板、
４・・・凹部，５・・・電極端子、６・・・金属層。
端子に対して大まかに位置合せされた半導体素子とを示
した図、第２図はそれらの実装後の状態を示した図であ
る。 １・・・半導体素子、２・・・バンプ、３・・・基板、
４・・・凹部，５・・・電極端子、６・・・金属層。
Claims (1)
- 【特許請求の範囲】 表面にバンプを有する半導体素子が実装される基板であ
って、 前記バンプが接続される電極端子を有しており、前記電
極端子の表面には前記バンプの少なくとも頂部を受容す
る凹部が形成され、前記電極端子の表面のうち少なくと
も前記凹部は前記バンプよりも低融点の金属層により覆
われていることを特徴とする半導体素子実装用基板。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013414A JPH03218036A (ja) | 1990-01-23 | 1990-01-23 | 半導体素子実装用基板 |
| CA002034700A CA2034700A1 (en) | 1990-01-23 | 1991-01-22 | Substrate for packaging a semiconductor device |
| AU69823/91A AU637874B2 (en) | 1990-01-23 | 1991-01-22 | Substrate for packaging a semiconductor device |
| US07/644,846 US5196726A (en) | 1990-01-23 | 1991-01-23 | Substrate for packaging a semiconductor device having particular terminal and bump structure |
| EP91100821A EP0439137A2 (en) | 1990-01-23 | 1991-01-23 | Substrate for packaging a semiconductor device, packaging structure and method |
| KR1019910001105A KR950001368B1 (ko) | 1990-01-23 | 1991-01-23 | 반도체소자 실장용 기판 및 반도체소자의 실장방법 |
| US07/993,006 US5298460A (en) | 1990-01-23 | 1992-12-18 | Substrate for packaging a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013414A JPH03218036A (ja) | 1990-01-23 | 1990-01-23 | 半導体素子実装用基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03218036A true JPH03218036A (ja) | 1991-09-25 |
Family
ID=11832477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013414A Pending JPH03218036A (ja) | 1990-01-23 | 1990-01-23 | 半導体素子実装用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03218036A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008244180A (ja) * | 2007-03-28 | 2008-10-09 | Kyocera Corp | 実装構造体およびその製造方法 |
| JP2008277393A (ja) * | 2007-04-26 | 2008-11-13 | Kyocera Corp | 実装構造体及びその製造方法 |
-
1990
- 1990-01-23 JP JP2013414A patent/JPH03218036A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008244180A (ja) * | 2007-03-28 | 2008-10-09 | Kyocera Corp | 実装構造体およびその製造方法 |
| JP2008277393A (ja) * | 2007-04-26 | 2008-11-13 | Kyocera Corp | 実装構造体及びその製造方法 |
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