JPH03218035A - 半導体素子実装用基板 - Google Patents
半導体素子実装用基板Info
- Publication number
- JPH03218035A JPH03218035A JP2013413A JP1341390A JPH03218035A JP H03218035 A JPH03218035 A JP H03218035A JP 2013413 A JP2013413 A JP 2013413A JP 1341390 A JP1341390 A JP 1341390A JP H03218035 A JPH03218035 A JP H03218035A
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- JP
- Japan
- Prior art keywords
- semiconductor element
- bumps
- substrate
- bump
- recess
- Prior art date
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- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07221—Aligning
- H10W72/07227—Aligning involving guiding structures, e.g. spacers or supporting members
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
- H10W72/07251—Connecting or disconnecting of bump connectors characterised by changes in properties of the bump connectors during connecting
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＩＣチップ等の半導体素子が実装される半導
体素子実装用基板に関する。
体素子実装用基板に関する。
ＩＣ等の半導体素子を基板上に実装する場合に、半導体
素子の電極パッド上に凸状のバンプを形成し、このバン
プを基板上に形成されている電極端子上に直接接続する
ことが行われている。
素子の電極パッド上に凸状のバンプを形成し、このバン
プを基板上に形成されている電極端子上に直接接続する
ことが行われている。
基板上の電極端子は、従来、平坦に形成されていた。こ
のため、半導体素子上のバンプを基板上の電極端子に正
確に位置合せしなければ、バンプ材料が電極端子の周辺
部にはみ出し、隣接する電極端子同士を短絡させるおそ
れがあった。
のため、半導体素子上のバンプを基板上の電極端子に正
確に位置合せしなければ、バンプ材料が電極端子の周辺
部にはみ出し、隣接する電極端子同士を短絡させるおそ
れがあった。
また、半導体素子の集積度が高くなるほど、基板上に形
成される電極端子のサイズ及びピッチ間隔は小さくなる
。このため、高集積化が進むほどバンプと電極端子とを
非常に高い精度で位置合せする必要が生ずる。
成される電極端子のサイズ及びピッチ間隔は小さくなる
。このため、高集積化が進むほどバンプと電極端子とを
非常に高い精度で位置合せする必要が生ずる。
しかし、そのような高い精度での位置合せには、それな
りの時間が必要であり、実装に要する時間が長くなると
共に、高精度で高価な位置合せ装置を必要とする。この
ため、実装コストが高いものとなっていた。
りの時間が必要であり、実装に要する時間が長くなると
共に、高精度で高価な位置合せ装置を必要とする。この
ため、実装コストが高いものとなっていた。
そこで、上述の事情に鑑み、本発明は実装に要する時間
を短縮すると共に、実装コストを低減することを目的と
している。
を短縮すると共に、実装コストを低減することを目的と
している。
上述の目的を達成するため、本発明による半導体素子実
装用基板においては、その表面に外周部から中央部に向
かって徐々に深くなると共に、半導体素子上のバンプの
少なくとも頂部を受容する凹部が形成されており、この
凹部の中央部にバンプと接続される電極端子が形成され
た構成となっている。
装用基板においては、その表面に外周部から中央部に向
かって徐々に深くなると共に、半導体素子上のバンプの
少なくとも頂部を受容する凹部が形成されており、この
凹部の中央部にバンプと接続される電極端子が形成され
た構成となっている。
このようにすることにより、大まかな位置合せ後に半導
体素子を基板に押し付けるだけで、半導体素子上のバン
プが基板上の電極端子に対して正確に位置合せされる。
体素子を基板に押し付けるだけで、半導体素子上のバン
プが基板上の電極端子に対して正確に位置合せされる。
以下、本発明の実施例について第１図及び第２図を参照
しつつ、説明する。
しつつ、説明する。
第１図は本発明による半導体素子実装用基板とその電極
端子に対して大まかに位置合せされた半導体素子とを示
しており、第２図は実装後の状態を示している。
端子に対して大まかに位置合せされた半導体素子とを示
しており、第２図は実装後の状態を示している。
図示したように、半導体素子１にはその表面から突出し
て複数のバンプ２が形成されている。
て複数のバンプ２が形成されている。
他方、半導体素子１が実装される基板３には、半導体素
子１上のバンプに対応して複数の凹部４が形成されてお
り、この凹部４の中央部に電極端子５が形成されている
。凹部４は半導体素子１上に形成されているバンプ２の
少なくとも頂部（図では下端部）を受容し得る程度の大
きさに形成され、その外周部から電極端子５が形成され
る中央部に向かって徐々に深くなるように形成されてい
る。なお、図示したように、凹部４は階段状に徐々に深
くなっていてもよいし、外周部から中央部にかけて平滑
な面で徐々に深くなっていてもよい。
子１上のバンプに対応して複数の凹部４が形成されてお
り、この凹部４の中央部に電極端子５が形成されている
。凹部４は半導体素子１上に形成されているバンプ２の
少なくとも頂部（図では下端部）を受容し得る程度の大
きさに形成され、その外周部から電極端子５が形成され
る中央部に向かって徐々に深くなるように形成されてい
る。なお、図示したように、凹部４は階段状に徐々に深
くなっていてもよいし、外周部から中央部にかけて平滑
な面で徐々に深くなっていてもよい。
そして、電極端子５は、例えばこの凹部４の中央部に選
択的にメッキを施すことにより形成される。
択的にメッキを施すことにより形成される。
このように凹部４及び電極端子５が形成された基板３に
対して、半導体素子１を実装する場合、半導体素子１上
のバンプ２と基板３上の電極端子５との位置合せが図示
しない位置合せ装置により行われるが、この位置合せは
、第１図に示したように、バンプ２の頂部が凹部４内に
からはみ出さない程度の大まかな位置合せで足りる。な
ぜなら、バンプ２の頂部が凹部４内に納まる範囲内に位
置合せされていれば、この位置合せの後に半導体素子１
を基板３に対して軽く押し付けることにより、第２図に
示したように、バンプ２は凹部４の表面に案内されて電
極端子５が形成されている凹部４の中央部に自動的に移
動し、バンプ２と電極端子５とが互いに正確に位置合せ
されるからである。
対して、半導体素子１を実装する場合、半導体素子１上
のバンプ２と基板３上の電極端子５との位置合せが図示
しない位置合せ装置により行われるが、この位置合せは
、第１図に示したように、バンプ２の頂部が凹部４内に
からはみ出さない程度の大まかな位置合せで足りる。な
ぜなら、バンプ２の頂部が凹部４内に納まる範囲内に位
置合せされていれば、この位置合せの後に半導体素子１
を基板３に対して軽く押し付けることにより、第２図に
示したように、バンプ２は凹部４の表面に案内されて電
極端子５が形成されている凹部４の中央部に自動的に移
動し、バンプ２と電極端子５とが互いに正確に位置合せ
されるからである。
このようにして正確な位置合せが行われた後、基板３を
加熱してバンプ２を溶融し、バンプ２と電極端子５とが
互いに接続される。このように、バンプ２を溶融させる
場合には、溶融したバンプ材の表面張力がバンプ２が形
成されている半導体素子１上の電極パッド（図示せず）
と基板３上の電極端子５との間で、バンプ材の表面積を
できるだけ小さくする方向に作用する。したがって、こ
の表面張力はバンプ２が形成されている半導体素子１上
の各電極パッドと基板３上の各電極端子５との総合的な
位置ズレを最も小さくする方向に作用し、半導体素子１
は各バンプ材の表面張力が互いに釣り合う位置に誘導さ
れる。すなわち、この表面張力によって、より一層正確
な位置合せが自動的に行われるのである。
加熱してバンプ２を溶融し、バンプ２と電極端子５とが
互いに接続される。このように、バンプ２を溶融させる
場合には、溶融したバンプ材の表面張力がバンプ２が形
成されている半導体素子１上の電極パッド（図示せず）
と基板３上の電極端子５との間で、バンプ材の表面積を
できるだけ小さくする方向に作用する。したがって、こ
の表面張力はバンプ２が形成されている半導体素子１上
の各電極パッドと基板３上の各電極端子５との総合的な
位置ズレを最も小さくする方向に作用し、半導体素子１
は各バンプ材の表面張力が互いに釣り合う位置に誘導さ
れる。すなわち、この表面張力によって、より一層正確
な位置合せが自動的に行われるのである。
なお、バンプ２を溶融させる代わりに、硬化すると収縮
する絶縁性の接着剤を半導体素子１と基板３の相互間に
充填し、接着剤の硬化収縮力でバンプ２を電極端子５に
押し付け、バンプ２と電極端子５相互間の電気的導通を
とるようにしてもよい。
する絶縁性の接着剤を半導体素子１と基板３の相互間に
充填し、接着剤の硬化収縮力でバンプ２を電極端子５に
押し付け、バンプ２と電極端子５相互間の電気的導通を
とるようにしてもよい。
半導体素子１上に形成されるバンプ２のサイズを直径８
０μｍ１高さ約３０μｍとし、また、基板３に形成され
る凹部４の中央部に形成される電極端子５のサイズを直
径１００μｍとして、半導体素子１を基板３に実装した
。この場合に、実装後のバンプ２と電極端子５の位置ズ
レを±１０μｍ以内に納めるために、位置合せ装置に要
求される位置合せ精度は基板３に形成された凹部４の外
周半径程度（±５０μｍ以上）であった。これに対して
、上述の例と同寸法の平坦な電極端子が形成された従来
の基板に、上述した例と同じ半導体素子を実装したとこ
ろ、位置合せ装置に同様に要求される精度は±１０μｍ
であった。この結果を下表に示す。
０μｍ１高さ約３０μｍとし、また、基板３に形成され
る凹部４の中央部に形成される電極端子５のサイズを直
径１００μｍとして、半導体素子１を基板３に実装した
。この場合に、実装後のバンプ２と電極端子５の位置ズ
レを±１０μｍ以内に納めるために、位置合せ装置に要
求される位置合せ精度は基板３に形成された凹部４の外
周半径程度（±５０μｍ以上）であった。これに対して
、上述の例と同寸法の平坦な電極端子が形成された従来
の基板に、上述した例と同じ半導体素子を実装したとこ
ろ、位置合せ装置に同様に要求される精度は±１０μｍ
であった。この結果を下表に示す。
以上説明したように、本発明によれば従来のように高精
度で高価な位置合せ装置を必要とせず、比較的安価な位
置合せ装置を用いることができる。
度で高価な位置合せ装置を必要とせず、比較的安価な位
置合せ装置を用いることができる。
また、位置合せ装置による位置合せは、大まかなもので
足りるので、位置合せ装置による精密な位置合せを必要
としていた従来に比べ、位置合せ装置による位置合せに
必要とされる時間が短くなる。
足りるので、位置合せ装置による精密な位置合せを必要
としていた従来に比べ、位置合せ装置による位置合せに
必要とされる時間が短くなる。
したがって、実装に要する時間及びコストを低減するこ
とができる。
とができる。
第１図は本発明による半導体素子実装用基板とその電極
端子に対して大まかに位置合せされた半導体素子とを示
した図、第２図はそれらの実装後の状態を示した図であ
る。 １・・・半導体素子、２・・・バンプ、３・・・基板、
４・・・凹部、５・・・電極端子。
端子に対して大まかに位置合せされた半導体素子とを示
した図、第２図はそれらの実装後の状態を示した図であ
る。 １・・・半導体素子、２・・・バンプ、３・・・基板、
４・・・凹部、５・・・電極端子。
Claims (1)
- 【特許請求の範囲】 表面にバンプを有する半導体素子が実装される基板であ
って、 その表面に外周部から中央部に向かって深くなると共に
、前記バンプの少なくとも頂部を受容する凹部が形成さ
れており、 この凹部の中央部に前記バンプと接続される電極端子が
形成されていることを特徴とする半導体素子実装用基板
。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013413A JPH03218035A (ja) | 1990-01-23 | 1990-01-23 | 半導体素子実装用基板 |
| AU69822/91A AU645283B2 (en) | 1990-01-23 | 1991-01-22 | Substrate for packaging a semiconductor device |
| CA002034703A CA2034703A1 (en) | 1990-01-23 | 1991-01-22 | Substrate for packaging a semiconductor device |
| US07/644,587 US5214308A (en) | 1990-01-23 | 1991-01-23 | Substrate for packaging a semiconductor device |
| EP91100818A EP0439134A2 (en) | 1990-01-23 | 1991-01-23 | Substrate for packaging a semiconductor device, packaging structure and method |
| KR91001104A KR950001365B1 (en) | 1990-01-23 | 1991-01-23 | Substrate for packaging a semiconductor device, packaging structure and method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013413A JPH03218035A (ja) | 1990-01-23 | 1990-01-23 | 半導体素子実装用基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03218035A true JPH03218035A (ja) | 1991-09-25 |
Family
ID=11832452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013413A Pending JPH03218035A (ja) | 1990-01-23 | 1990-01-23 | 半導体素子実装用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03218035A (ja) |
-
1990
- 1990-01-23 JP JP2013413A patent/JPH03218035A/ja active Pending
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