JPH03218039A - 半導体素子の実装方法 - Google Patents
半導体素子の実装方法Info
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- JPH03218039A JPH03218039A JP2013417A JP1341790A JPH03218039A JP H03218039 A JPH03218039 A JP H03218039A JP 2013417 A JP2013417 A JP 2013417A JP 1341790 A JP1341790 A JP 1341790A JP H03218039 A JPH03218039 A JP H03218039A
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- Japan
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- electrode
- semiconductor element
- electrode terminals
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
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- H10W72/072—Connecting or disconnecting of bump connectors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/227—Multiple bumps having different sizes
-
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＩＣチップ等の半導体素子の表面に突出して
形成されたバンプ電極を実装基板上の電極端子に直接接
続（フェースダウンボンデイング）して半導体素子を実
装基板上に実装する方法に関する。
形成されたバンプ電極を実装基板上の電極端子に直接接
続（フェースダウンボンデイング）して半導体素子を実
装基板上に実装する方法に関する。
ＩＣチップ等の半導体素子を実装基板上に実装する場合
に、半導体素子の電極パッド上に凸状のバンプ電極を形
成し、このバンプ電極を実装基板上に形成されている電
極端子上に直接接続することが行われている。
に、半導体素子の電極パッド上に凸状のバンプ電極を形
成し、このバンプ電極を実装基板上に形成されている電
極端子上に直接接続することが行われている。
実装基板上の電極端子は、従来、平坦に形成されていた
。このため、半導体素子上のバンプ電極を実装基板上の
電極端子に正確に位置合せしなければ、バンプ電極材料
や予備ハンダが電極端子の周辺部にはみ出し、隣接する
電極端子同士を短絡させるおそれがあった。
。このため、半導体素子上のバンプ電極を実装基板上の
電極端子に正確に位置合せしなければ、バンプ電極材料
や予備ハンダが電極端子の周辺部にはみ出し、隣接する
電極端子同士を短絡させるおそれがあった。
また、半導体素子の集積度が高くなるほど、実装基板上
に形成される電極端子のサイズ及びピッチ間隔は小さく
なる。このため、高集積化が進むほどバンプ電極と電極
端子とを非常に高い精度で位置合せする必要が生ずる。
に形成される電極端子のサイズ及びピッチ間隔は小さく
なる。このため、高集積化が進むほどバンプ電極と電極
端子とを非常に高い精度で位置合せする必要が生ずる。
しかし、そのような高い精度での位置合せには、それな
りの時間が必要であり、実装に要する時間が長くなると
共に、高精度で高価な位置合せ装置を必要とする。この
ため、実装コストが高いものとなっていた。
りの時間が必要であり、実装に要する時間が長くなると
共に、高精度で高価な位置合せ装置を必要とする。この
ため、実装コストが高いものとなっていた。
そこで、上述の事情に鑑み、本発明は実装に要する時間
を短縮し、実装コストを低減すると共に、半導体素子の
電子回路に接続されるバンプ電極及び電極端子の信頼性
を向上させることを目的としている。
を短縮し、実装コストを低減すると共に、半導体素子の
電子回路に接続されるバンプ電極及び電極端子の信頼性
を向上させることを目的としている。
上述の目的を達成するため、本発明による半導体素子の
実装方法においては、半導体素子上の一部のバンプ電極
をその他のバンプ電極よりも高く形成すると共に、この
一部のバンプ電極の頂部を受容する凹部をこれらのバン
プ電極に対応して実装基板上に形成されている一部の電
極端子に形成しておき、この凹部に一部のバンプ電極の
頂部を挿入することにより半導体素子を実装基板に対し
て位置合せし、半導体素子を実装基板に対して実装する
こととしている。
実装方法においては、半導体素子上の一部のバンプ電極
をその他のバンプ電極よりも高く形成すると共に、この
一部のバンプ電極の頂部を受容する凹部をこれらのバン
プ電極に対応して実装基板上に形成されている一部の電
極端子に形成しておき、この凹部に一部のバンプ電極の
頂部を挿入することにより半導体素子を実装基板に対し
て位置合せし、半導体素子を実装基板に対して実装する
こととしている。
このようにすることにより、一部のバンプ電極の項部か
一部の電極端子に形成されている凹部からはみ出さない
程度の大まかな位置合せをした後に、半導体素子を実装
基板に対して軽く押し付けるだけで、半導体素子上のバ
ンプ電極が実装基板上の電極端子に対して高精度に位置
合せされる。
一部の電極端子に形成されている凹部からはみ出さない
程度の大まかな位置合せをした後に、半導体素子を実装
基板に対して軽く押し付けるだけで、半導体素子上のバ
ンプ電極が実装基板上の電極端子に対して高精度に位置
合せされる。
また、この位置合せに関与する一部のバンプ電極の高さ
が他のバンプ電極よりも高くなっているので、位置合せ
が完了するまでの間に互いに接触するバンプ電極と電極
端子の数が少なくなる。
が他のバンプ電極よりも高くなっているので、位置合せ
が完了するまでの間に互いに接触するバンプ電極と電極
端子の数が少なくなる。
また、上述の位置合せに関与する一部のバンプ電極をそ
の密集度が疎な部分から選べば、上述した位置合せが完
了するまでの間に互いに接触するバンプ電極と電極端子
の数がさらに減少する。
の密集度が疎な部分から選べば、上述した位置合せが完
了するまでの間に互いに接触するバンプ電極と電極端子
の数がさらに減少する。
また、上述した位置合せに関与する一部のバンプ電極及
び電極端子を、半導体素子の電子回路に接続されない位
置合せ専用のバンプ電極及び電極端子とすることにより
、半導体素子の電子回路に接続され該電子回路との電気
信号等の授受に関与する全てのバンプ電極及び電極端子
は、その位置合せが完了するときまで相互に接触しなく
なり、その損傷が防止される。
び電極端子を、半導体素子の電子回路に接続されない位
置合せ専用のバンプ電極及び電極端子とすることにより
、半導体素子の電子回路に接続され該電子回路との電気
信号等の授受に関与する全てのバンプ電極及び電極端子
は、その位置合せが完了するときまで相互に接触しなく
なり、その損傷が防止される。
なお、一部の電極端子に凹部を形成する代わりに、一部
のバンプ電極の頂部をそれぞれ受容する凹部を実装基板
に形成し、この凹部内に一部の電極端子を形成しておく
こととしてもよい。
のバンプ電極の頂部をそれぞれ受容する凹部を実装基板
に形成し、この凹部内に一部の電極端子を形成しておく
こととしてもよい。
以下、本発明の実施例について第１図〜第３図を参照し
つつ、説明する。
つつ、説明する。
第１図は本発明が適用される実装基板とその電極端子に
対して大まかに位置合せされた半導体素子とを示してお
り、第２図はそれらの実装後の状態を示している。
対して大まかに位置合せされた半導体素子とを示してお
り、第２図はそれらの実装後の状態を示している。
図示したように、半導体素子１にはその表面から突出し
て複数のバンプ電極２ａ、２ｂが形成されている。そし
て、一部のバンプ電極２ａの高さはそれ以外のバンプ電
極２ｂよりも高くなっており、バンプ電極２ａはその他
のバンプ電極２ｂよりも半導体素子１表面からの突出量
が大きくなっている。
て複数のバンプ電極２ａ、２ｂが形成されている。そし
て、一部のバンプ電極２ａの高さはそれ以外のバンプ電
極２ｂよりも高くなっており、バンプ電極２ａはその他
のバンプ電極２ｂよりも半導体素子１表面からの突出量
が大きくなっている。
他方、半導体素子１が実装される実装基板３には、半導
体素子１上のバンプ２ ａ ｓ ２ ｂに対応して複数
の電極端子５ａ，５ｂが形成されている。
体素子１上のバンプ２ ａ ｓ ２ ｂに対応して複数
の電極端子５ａ，５ｂが形成されている。
そして、一部の電極端子２ａに対応して形成されている
電極端子５ａには、その表面にバンプ２ａの少なくとも
頂部を受容する凹部４が形成されている。この凹部４は
外周部から中心部に向かって徐々に深くなるように形成
されており、該中心部が最も深くなっている。
電極端子５ａには、その表面にバンプ２ａの少なくとも
頂部を受容する凹部４が形成されている。この凹部４は
外周部から中心部に向かって徐々に深くなるように形成
されており、該中心部が最も深くなっている。
このような凹部４を有する電極端子５ａは、例えば次の
ようにして形成される。まず、実装基板３の電極端子５
ａが形成される部分に窪みを形成する。この窪みは半導
体素子１上に形成されているバンプ２の少なくとも頂部
（図では下端部）を受容し得る程度の大きさに形成され
る。そして、この窪みに選択的に金属メッキや真空蒸着
等を施して電極端子５ａが形成される。このようにして
形成された電極端子５ａは、その表面にバンプ電極２ａ
の少なくとも頂部を受容する凹部４を有することとなる
。
ようにして形成される。まず、実装基板３の電極端子５
ａが形成される部分に窪みを形成する。この窪みは半導
体素子１上に形成されているバンプ２の少なくとも頂部
（図では下端部）を受容し得る程度の大きさに形成され
る。そして、この窪みに選択的に金属メッキや真空蒸着
等を施して電極端子５ａが形成される。このようにして
形成された電極端子５ａは、その表面にバンプ電極２ａ
の少なくとも頂部を受容する凹部４を有することとなる
。
このように形成された実装基板３に対して、半導体素子
１を実装する場合、半導体素子１上のバンプ電極２ａ、
２ｂと実装基板３上の電極端子５ａ％ ５ｂとの位置合
せが図示しない位置合せ装置により行われるが、この位
置合せは、第１図に示したように、バンプ電極２ａの頂
部が電極端子５ａの凹部４内からはみ出さない程度の大
まかな位置合せで足りる。なぜなら、バンプ電極２ａの
頂部が電極端子５ａの凹部４内に納まる範囲内に位置合
せされていれば、この位置合せの後に半導体素子１を実
装基板３に対して軽く押し付けることにより、バンプ電
極２ａは電極端子５ａの凹部４の表面に沿って案内され
、凹部４の中心部に向かって自動的に移動するからであ
る。そして、第２図に示したように、一部のバンプ電極
２ａが電極端子５ａの中央部に位置合せされると同時に
、その他のバンプ電極２ｂが対応する電極端子５ｂに当
接する。この場合、実装基板３に最初に当接したバンプ
電極２ａは実装基板３に接したままその上を摺動ずる。
１を実装する場合、半導体素子１上のバンプ電極２ａ、
２ｂと実装基板３上の電極端子５ａ％ ５ｂとの位置合
せが図示しない位置合せ装置により行われるが、この位
置合せは、第１図に示したように、バンプ電極２ａの頂
部が電極端子５ａの凹部４内からはみ出さない程度の大
まかな位置合せで足りる。なぜなら、バンプ電極２ａの
頂部が電極端子５ａの凹部４内に納まる範囲内に位置合
せされていれば、この位置合せの後に半導体素子１を実
装基板３に対して軽く押し付けることにより、バンプ電
極２ａは電極端子５ａの凹部４の表面に沿って案内され
、凹部４の中心部に向かって自動的に移動するからであ
る。そして、第２図に示したように、一部のバンプ電極
２ａが電極端子５ａの中央部に位置合せされると同時に
、その他のバンプ電極２ｂが対応する電極端子５ｂに当
接する。この場合、実装基板３に最初に当接したバンプ
電極２ａは実装基板３に接したままその上を摺動ずる。
したがって、電極端子５ ａ ｓ５ｂを含め実装基板３
上に形成されている配線パターンにバンプ電極２ａは接
触し、この接触により該配線パターンは損傷を受けるこ
とになる。このように、配線パターンがバンプ電極との
接触により受ける損傷を少なくするため、本発明におい
ては、一部のバンプ電極２ａをその他のバンプ電極２ｂ
よりも半導体素子１の表面から突出させることとしてい
る。このようにすることにより、全てのバンプ電極を同
じ高さで形成した場合に比べ、位置合せが完了するまで
の間に配線パターンに接触するバンプ電極の数を減らす
ことができ、この接触によりバンプ電極及び配線パター
ンが受ける損傷を減らすことができる。したがって、バ
ンプ電極２ａ、２ｂ及び電極端子５ａ、５ｂの信頼性を
全体的に向上させることができると共に、実装の歩留ま
りを向上させることができる。
上に形成されている配線パターンにバンプ電極２ａは接
触し、この接触により該配線パターンは損傷を受けるこ
とになる。このように、配線パターンがバンプ電極との
接触により受ける損傷を少なくするため、本発明におい
ては、一部のバンプ電極２ａをその他のバンプ電極２ｂ
よりも半導体素子１の表面から突出させることとしてい
る。このようにすることにより、全てのバンプ電極を同
じ高さで形成した場合に比べ、位置合せが完了するまで
の間に配線パターンに接触するバンプ電極の数を減らす
ことができ、この接触によりバンプ電極及び配線パター
ンが受ける損傷を減らすことができる。したがって、バ
ンプ電極２ａ、２ｂ及び電極端子５ａ、５ｂの信頼性を
全体的に向上させることができると共に、実装の歩留ま
りを向上させることができる。
なお、他のバンプ電極２ｂよりも高く形成される一部の
バンプ電極２ａを、第３図に示したように半導体素子１
の四隅等のバンプ電極の密集度が疎な部分から選ぶこと
とすれば、バンプ電極２ａが実装基板３上に形成される
配線パターンと接触する頻度を更に減らすことができる
。
バンプ電極２ａを、第３図に示したように半導体素子１
の四隅等のバンプ電極の密集度が疎な部分から選ぶこと
とすれば、バンプ電極２ａが実装基板３上に形成される
配線パターンと接触する頻度を更に減らすことができる
。
また、本発明においては、一部のバンプ電極２ａに対応
して実装基板３上に形成される一部の電極端子５ａのみ
に、バンプ電極２ａの頂部を受容する凹部４を形成して
いる。このように、凹部４が形成される電極端子を一部
のものに限定することにより、全ての電極端子を実装基
板の窪みに形成する場合に比べ、該窪みに形成される電
極端子の数を減らすことができる。電極端子を含め実装
基板上に形成される配線パターンは、実装基板上の窪み
等の段差部上に形成される箇所で断線が生じやすいが、
上述のように実装基板３の窪みに形成される電極端子５
ａの数が制限されることにより、配線パターンの断線危
険箇所が減少する。
して実装基板３上に形成される一部の電極端子５ａのみ
に、バンプ電極２ａの頂部を受容する凹部４を形成して
いる。このように、凹部４が形成される電極端子を一部
のものに限定することにより、全ての電極端子を実装基
板の窪みに形成する場合に比べ、該窪みに形成される電
極端子の数を減らすことができる。電極端子を含め実装
基板上に形成される配線パターンは、実装基板上の窪み
等の段差部上に形成される箇所で断線が生じやすいが、
上述のように実装基板３の窪みに形成される電極端子５
ａの数が制限されることにより、配線パターンの断線危
険箇所が減少する。
さらに、上述した位置合せに関与する一部のバンプ電極
２ａ及び電極端子５ａを、半導体素子３上に形成されて
いる電子回路に接続されない位置合せ専用のバンプ電極
及び電極端子として形成しておけば、半導体素子の電子
回路に接続され該電子回路への電気信号等の授受に関与
するその他のバンプ電極２ｂ及び電極端子５ｂは、その
位置合せが完了するときまで相互に接触しなくなり、接
触による損傷が防止される。また、半導体素子の電子回
路に接続される電極端子に凹部を形成する必要がなくな
るので、該電子回路への電気信号等の授受に関与する配
線パターンから、段差部に形成されているために断線が
生じる危険性のある箇所がなくなる。
２ａ及び電極端子５ａを、半導体素子３上に形成されて
いる電子回路に接続されない位置合せ専用のバンプ電極
及び電極端子として形成しておけば、半導体素子の電子
回路に接続され該電子回路への電気信号等の授受に関与
するその他のバンプ電極２ｂ及び電極端子５ｂは、その
位置合せが完了するときまで相互に接触しなくなり、接
触による損傷が防止される。また、半導体素子の電子回
路に接続される電極端子に凹部を形成する必要がなくな
るので、該電子回路への電気信号等の授受に関与する配
線パターンから、段差部に形成されているために断線が
生じる危険性のある箇所がなくなる。
上述のようにして半導体素子１が実装基板３に対して位
置合せされた後、例えば、実装基板３が加熱されて電極
端子５ａ、５ｂに施された予備ハンダ（図示せず）がリ
フローされ、バンプ電極２ａ、２ｂとこれらに対応する
電極端子５ａ、５ｂとが相互に接続される。この場合、
リフローされた予備ハンダの表面張力がバンプ電極２
ａ ｓ２ｂ及び電極端子５ａ、５ｂの相互間に作用し、
この表面張力の作用により、一層正確な位置合せが自動
的に行われる。なお、予備ハンダが施されていない場合
であっても、加熱によりバンプ電極２ａ，２ｂを溶融さ
せれば同様の効果が得られる。
置合せされた後、例えば、実装基板３が加熱されて電極
端子５ａ、５ｂに施された予備ハンダ（図示せず）がリ
フローされ、バンプ電極２ａ、２ｂとこれらに対応する
電極端子５ａ、５ｂとが相互に接続される。この場合、
リフローされた予備ハンダの表面張力がバンプ電極２
ａ ｓ２ｂ及び電極端子５ａ、５ｂの相互間に作用し、
この表面張力の作用により、一層正確な位置合せが自動
的に行われる。なお、予備ハンダが施されていない場合
であっても、加熱によりバンプ電極２ａ，２ｂを溶融さ
せれば同様の効果が得られる。
上述した実施例においては、一部のバンプ電極２ａの頂
部を受容する凹部４を実装基板上の電極端子５ａに形成
しているが、一部のバンプ電極２ａの頂部を受容する凹
部を実装基板３の表面に形成し、この凹部中央部にバン
プ電極２ａに対応して形成される電極端子を配すること
としても、上述した例と同様の作用・効果を得ることが
できる。
部を受容する凹部４を実装基板上の電極端子５ａに形成
しているが、一部のバンプ電極２ａの頂部を受容する凹
部を実装基板３の表面に形成し、この凹部中央部にバン
プ電極２ａに対応して形成される電極端子を配すること
としても、上述した例と同様の作用・効果を得ることが
できる。
以上説明したように、本発明によれば従来のように高精
度で高価な位置合せ装置を必要とせず、比較的安価な位
置合せ装置を用いることができる。
度で高価な位置合せ装置を必要とせず、比較的安価な位
置合せ装置を用いることができる。
また、位置合せ装置による位置合せは、大まかなもので
足りるので、位置合せ装置による精密な位置合せを必要
としていた従来に比し、位置合せ装置による位置合せに
必要とされる時間が短くなる。
足りるので、位置合せ装置による精密な位置合せを必要
としていた従来に比し、位置合せ装置による位置合せに
必要とされる時間が短くなる。
したがって、実装に要する時間及びコストを低減するこ
とができる。さらに、実装基板上に形成され半導体素子
の電子回路に接続される電極端子やバンプ電極の損傷を
低減できるので、電極端子やバンプ電極の信頼性が向上
し、高い信頼性をもって半導体素子を実装基板に実装で
きると共に、その歩留まりも向上する。
とができる。さらに、実装基板上に形成され半導体素子
の電子回路に接続される電極端子やバンプ電極の損傷を
低減できるので、電極端子やバンプ電極の信頼性が向上
し、高い信頼性をもって半導体素子を実装基板に実装で
きると共に、その歩留まりも向上する。
第１図は本発明が適用される実装基板とその電極端子に
対して大まかに位置合せされた半導体素子とを示した図
、第２図はそれらの実装後の状態を示した図、第３図は
半導体素子上のバンプ電極の配置を示した図である。 １・・・半導体素子、２ａ、２ｂ・・・バンプ電極、３
・・・実装基板、４・・・凹部、５ａ，５ｂ・・・電極
端子。
対して大まかに位置合せされた半導体素子とを示した図
、第２図はそれらの実装後の状態を示した図、第３図は
半導体素子上のバンプ電極の配置を示した図である。 １・・・半導体素子、２ａ、２ｂ・・・バンプ電極、３
・・・実装基板、４・・・凹部、５ａ，５ｂ・・・電極
端子。
Claims (1)
- 【特許請求の範囲】 １、半導体素子の表面から突出して形成された複数のバ
ンプ電極を実装基板上の複数の電極端子に直接接続して
前記半導体素子を前記実装基板上に実装する方法であっ
て、 前記半導体素子上の一部のバンプ電極をその他のバンプ
電極よりも高く形成すると共に、この一部のバンプ電極
に対応して前記実装基板上に形成された一部の電極端子
に前記バンプ電極の頂部を受容する凹部を形成しておき
、 前記凹部に前記一部のバンプ電極の頂部を挿入すること
により前記半導体素子を前記実装基板に対して位置合せ
し、 前記半導体素子を前記実装基板に対して実装することを
特徴とする半導体素子の実装方法。 ２、前記一部のバンプ電極はその密集度が疎な部分から
選ばれることを特徴とする請求項１記載の半導体素子の
実装方法。 ３、前記一部のバンプ電極及び一部の電極端子はそれぞ
れ位置合せ専用のバンプ電極及び電極端子であることを
特徴とする請求項１又は２記載の半導体素子の実装方法
。 ４、前記一部の電極端子に前記凹部を形成しておく代わ
りに、前記一部のバンプ電極の頂部を受容すると共に、
前記一部の電極端子がそれぞれ中央部に配される凹部を
前記実装基板に形成しておくことを特徴とする請求項１
、２又は３記載の半導体素子の実装方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013417A JPH03218039A (ja) | 1990-01-23 | 1990-01-23 | 半導体素子の実装方法 |
| AU69822/91A AU645283B2 (en) | 1990-01-23 | 1991-01-22 | Substrate for packaging a semiconductor device |
| CA002034703A CA2034703A1 (en) | 1990-01-23 | 1991-01-22 | Substrate for packaging a semiconductor device |
| US07/644,587 US5214308A (en) | 1990-01-23 | 1991-01-23 | Substrate for packaging a semiconductor device |
| EP91100818A EP0439134A2 (en) | 1990-01-23 | 1991-01-23 | Substrate for packaging a semiconductor device, packaging structure and method |
| KR91001104A KR950001365B1 (en) | 1990-01-23 | 1991-01-23 | Substrate for packaging a semiconductor device, packaging structure and method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013417A JPH03218039A (ja) | 1990-01-23 | 1990-01-23 | 半導体素子の実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03218039A true JPH03218039A (ja) | 1991-09-25 |
Family
ID=11832560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2013417A Pending JPH03218039A (ja) | 1990-01-23 | 1990-01-23 | 半導体素子の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03218039A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330360A (ja) * | 1995-05-31 | 1996-12-13 | Nec Corp | 半導体装置及びその製造方法 |
| JP2006237280A (ja) * | 2005-02-25 | 2006-09-07 | Sony Corp | 半導体装置及びその製造方法 |
| US7307349B2 (en) | 1999-02-24 | 2007-12-11 | Rohm Co., Ltd. | Semiconductor device of chip-on-chip structure, assembling process therefor, and semiconductor chip to be bonded to solid surface |
| JP2008147317A (ja) * | 2006-12-08 | 2008-06-26 | Matsushita Electric Ind Co Ltd | 電子部品の実装方法 |
| JP2011181953A (ja) * | 2011-05-16 | 2011-09-15 | Fujitsu Ltd | 半導体装置、および半導体装置の製造方法 |
| JP2018107371A (ja) * | 2016-12-28 | 2018-07-05 | 日亜化学工業株式会社 | 発光装置及びその製造方法 |
| WO2021251434A1 (ja) * | 2020-06-10 | 2021-12-16 | 株式会社村田製作所 | 固体電池 |
-
1990
- 1990-01-23 JP JP2013417A patent/JPH03218039A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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