JPH03218255A - スイッチング電源装置のチョッパ駆動回路 - Google Patents
スイッチング電源装置のチョッパ駆動回路Info
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- JPH03218255A JPH03218255A JP2010727A JP1072790A JPH03218255A JP H03218255 A JPH03218255 A JP H03218255A JP 2010727 A JP2010727 A JP 2010727A JP 1072790 A JP1072790 A JP 1072790A JP H03218255 A JPH03218255 A JP H03218255A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
《産業」二の利用分野》
この発明はチョッパ制御方式のスイッチング電源装置に
関し、特に、降圧型チョッパ回路や極性反転型チョッパ
回路を駆動するチョッパ駆動回路の改良に関する。
関し、特に、降圧型チョッパ回路や極性反転型チョッパ
回路を駆動するチョッパ駆動回路の改良に関する。
《従来の技術》
降圧型チョッパ回路や極性反転型チョッパ回路では、主
電流を断続するＦＥＴ （電界効果型１・ランジスタ）
のソースがグランドラインから電位的に浮いた回路構成
になる。このＦＥＴをグランドラインを電位基準とする
パルス信号によってオン・オフ駆動する非絶縁式のチョ
ッパ駆動回路としては、第２図に示すようなブートスト
ラップ回路式の構成が代表的である。
電流を断続するＦＥＴ （電界効果型１・ランジスタ）
のソースがグランドラインから電位的に浮いた回路構成
になる。このＦＥＴをグランドラインを電位基準とする
パルス信号によってオン・オフ駆動する非絶縁式のチョ
ッパ駆動回路としては、第２図に示すようなブートスト
ラップ回路式の構成が代表的である。
第２図において、ＦＥＴＱＩ、インダクタＬ１、コンデ
ンザＣ］、ダイオードＤ１はよ《知られた降圧型チョッ
パ回路を構成している。Ｆ ＥＴＱ １のオン期間は入
力ＶｉｎからＦＥＴＱＩ、インダクタＬ１を通してコン
デンザＣ１および負萄（出力Ｖｏｕｔに接続される）に
電流が流れ、ＦＥＴＱ１のオフ時にはダイオードＤ］を
通してインダクタＬ１および負荷回路に電流が流れる。
ンザＣ］、ダイオードＤ１はよ《知られた降圧型チョッ
パ回路を構成している。Ｆ ＥＴＱ １のオン期間は入
力ＶｉｎからＦＥＴＱＩ、インダクタＬ１を通してコン
デンザＣ１および負萄（出力Ｖｏｕｔに接続される）に
電流が流れ、ＦＥＴＱ１のオフ時にはダイオードＤ］を
通してインダクタＬ１および負荷回路に電流が流れる。
ＦＥＴＱ１を十分に高い周波数でオン・オフ駆動すると
ともに、その駆動パルスのデューティ比を適宜に制御す
ることで安定な出力電圧を得ることができる。
ともに、その駆動パルスのデューティ比を適宜に制御す
ることで安定な出力電圧を得ることができる。
この降圧型チョッパ回路のＦＥＴＱＩは次のような回路
でもってオン・オフ駆動される。
でもってオン・オフ駆動される。
パルス発生回路ＰＧはパルス幅制御回路（ＰＷＭ）のＩ
Ｃであり、グランドラインＧＮＤを電圧基準とするパル
ス信号を発生する。このパルス信号がＦＥＴＱＩの制御
信号である。パルス発生回路ＰＧと、その出力信号を受
けてＦＥＴＱＩを駆動する回路は、入力Ｖｉｎとは別の
直流電源ＶｃＣによって動作する。
Ｃであり、グランドラインＧＮＤを電圧基準とするパル
ス信号を発生する。このパルス信号がＦＥＴＱＩの制御
信号である。パルス発生回路ＰＧと、その出力信号を受
けてＦＥＴＱＩを駆動する回路は、入力Ｖｉｎとは別の
直流電源ＶｃＣによって動作する。
このチョッパ駆動回路は、ＦＥＴＱＩのゲートとソース
を結ぶ抵抗Ｒ１に電流を流し込んでＦＥＴＱ１をオンさ
せるための第１のトランジスタＱ２と、ＦＥＴＱＩのゲ
ートとソースをほぼ短絡させてＦＥＴＱ１を高速にオン
からオフに反転させるための第２のトランジスタＱ３と
を備えている。
を結ぶ抵抗Ｒ１に電流を流し込んでＦＥＴＱ１をオンさ
せるための第１のトランジスタＱ２と、ＦＥＴＱＩのゲ
ートとソースをほぼ短絡させてＦＥＴＱ１を高速にオン
からオフに反転させるための第２のトランジスタＱ３と
を備えている。
この第１、第２のトラン゛ジスタは図のように相補的に
接続されており、トランジスタＱ４、ＦＥＴＱ５、抵抗
Ｒ２とＲ３、ダイオードＤ２とＤ３とＤ４、コンデンサ
Ｃ２からなる制御回路により、パルス発生回路ＰＧから
出力されるパルス信号に応答して相補的にオン・オフさ
れる。
接続されており、トランジスタＱ４、ＦＥＴＱ５、抵抗
Ｒ２とＲ３、ダイオードＤ２とＤ３とＤ４、コンデンサ
Ｃ２からなる制御回路により、パルス発生回路ＰＧから
出力されるパルス信号に応答して相補的にオン・オフさ
れる。
パルス発生回路ＰＧの出力によってＦＥＴＱ５がオンす
ると、電源ＶｃｃからＤ２−Ｃ２→Ｄ３→Ｑ５と電流が
流れて、コンデンサＣ２がほほ■ＣＣの電圧に充電され
る。また同時にＤ２−Ｒ２→Ｑ５と電流が流れ、トラン
ジスタＱ４のベースはほぼグランドレベルになり、トラ
ンジスタＱ４はオフ、トランジスタＱ２もオフになって
いる。
ると、電源ＶｃｃからＤ２−Ｃ２→Ｄ３→Ｑ５と電流が
流れて、コンデンサＣ２がほほ■ＣＣの電圧に充電され
る。また同時にＤ２−Ｒ２→Ｑ５と電流が流れ、トラン
ジスタＱ４のベースはほぼグランドレベルになり、トラ
ンジスタＱ４はオフ、トランジスタＱ２もオフになって
いる。
このときＦＥＴＱＩのゲート・ソース間電圧ｖ６，（抵
抗Ｒ１の両端電圧）はほぼゼロであり、ＦＥＴＱ１はオ
フしている。
抗Ｒ１の両端電圧）はほぼゼロであり、ＦＥＴＱ１はオ
フしている。
パルス発生回路ＰＧからの出力信号によってＦＥＴＱ５
がオンからオフに反転すると、コンデンサＣ２の充電電
荷を電源として次のように動作する。コンデンサＣ２か
ら抵抗Ｒ２を通してトランジスタＱ４のベース電流が流
れ、Ｑ４がオンする。
がオンからオフに反転すると、コンデンサＣ２の充電電
荷を電源として次のように動作する。コンデンサＣ２か
ら抵抗Ｒ２を通してトランジスタＱ４のベース電流が流
れ、Ｑ４がオンする。
するとトランジスタＱ２とＱ３のベース電位が上昇し、
トランジスタＱ４のエミッタ側からトランジスタＱ２の
ベース電流が流れ込み、トランジスタＱ２もオンする。
トランジスタＱ４のエミッタ側からトランジスタＱ２の
ベース電流が流れ込み、トランジスタＱ２もオンする。
するとコンデンサＣ２の放電電流がＱ２のコレクタ→エ
ミッタ→Ｒ１→Ｃ２のループに流れ、抵抗Ｒ１の両端に
電圧が生じ、その電圧がＦＥＴＱＩのゲート・ソース間
に印加され、ＦＥＴＱＩがオンする。
ミッタ→Ｒ１→Ｃ２のループに流れ、抵抗Ｒ１の両端に
電圧が生じ、その電圧がＦＥＴＱＩのゲート・ソース間
に印加され、ＦＥＴＱＩがオンする。
次にパルス発生回路ＰＧからの出力によってＦＥＴＱ５
がオフからオンに反転すると、抵抗Ｒ２からＦＥＴＱ５
に電流が流れるので、トランジスタＱ４がカットオフし
、従ってトランジスタＱ２もカットオフする。これでト
ランジスタＱ２から抵抗Ｒ１への電流がなくなり、ＦＥ
ＴＱＩがオフするのであるが、このときトランジスタＱ
３のベース電位が低下してＱ３がオンし、ＦＥＴＱ１の
オンからオフへの変化を高速化する。っまりＦＥＴＱＩ
のオン期間にゲート・ソース間容量ＣＣＳが充電されて
おり、その蓄積電荷を速やかに放電さ５ せないとＦＥＴＱＩを高速にオンからオフに反転させる
ことはできない。そこでトランジスタＱ２をオフさせる
と同時にトランジスタＱ３をオンにし、ＦＥＴＱ１のゲ
ートとソースをトランジスタＱ３でほぼ短絡させ、ゲー
ト・ソース間容量ＣＣＳの蓄積電荷をＱ３を通して速や
かに放電させる。
がオフからオンに反転すると、抵抗Ｒ２からＦＥＴＱ５
に電流が流れるので、トランジスタＱ４がカットオフし
、従ってトランジスタＱ２もカットオフする。これでト
ランジスタＱ２から抵抗Ｒ１への電流がなくなり、ＦＥ
ＴＱＩがオフするのであるが、このときトランジスタＱ
３のベース電位が低下してＱ３がオンし、ＦＥＴＱ１の
オンからオフへの変化を高速化する。っまりＦＥＴＱＩ
のオン期間にゲート・ソース間容量ＣＣＳが充電されて
おり、その蓄積電荷を速やかに放電さ５ せないとＦＥＴＱＩを高速にオンからオフに反転させる
ことはできない。そこでトランジスタＱ２をオフさせる
と同時にトランジスタＱ３をオンにし、ＦＥＴＱ１のゲ
ートとソースをトランジスタＱ３でほぼ短絡させ、ゲー
ト・ソース間容量ＣＣＳの蓄積電荷をＱ３を通して速や
かに放電させる。
以上の動作をパルス発生回路ＰＧからのパルス信号に応
答して繰り返し、チョツパ回路のＦＥＴＱ１をオン・オ
フ駆動する。
答して繰り返し、チョツパ回路のＦＥＴＱ１をオン・オ
フ駆動する。
《発明が解決しようとする課題》
第２図の従来回路において、パルス発生回路ＰＧの出力
によってＦＥＴＱ５がオフからオンに変化すると、その
変化を受けてチョツバ回路のＦＥＴＱＩがオンからオフ
に変化するのであり、トランジスタＱ３によってＦＥＴ
ＱＩのオフへの変化を高速化しているとはいっても、Ｆ
ＥＴＱ５がオンし、ＦＥＴＱ１がまだオフしていない時
間は微少ながら残る。その微少時間では高電圧の入力Ｖ
ｉｎ側からＱ１のエミッタ→Ｄ３→Ｑ５の経路で電流が
流れる。また同時に、ＦＥＴＱＩのゲート６ ・ソース間容量やゲート・ドレイン間容量を通して、Ｑ
１のゲート→Ｑ３−Ｄ３−Ｑ５の経路ても電流が流れる
。これらの電流のことを本明細書では漏れ電流と称する
（チョッパ回路の主電流が駆動回路側へ漏れ出す）。
によってＦＥＴＱ５がオフからオンに変化すると、その
変化を受けてチョツバ回路のＦＥＴＱＩがオンからオフ
に変化するのであり、トランジスタＱ３によってＦＥＴ
ＱＩのオフへの変化を高速化しているとはいっても、Ｆ
ＥＴＱ５がオンし、ＦＥＴＱ１がまだオフしていない時
間は微少ながら残る。その微少時間では高電圧の入力Ｖ
ｉｎ側からＱ１のエミッタ→Ｄ３→Ｑ５の経路で電流が
流れる。また同時に、ＦＥＴＱＩのゲート６ ・ソース間容量やゲート・ドレイン間容量を通して、Ｑ
１のゲート→Ｑ３−Ｄ３−Ｑ５の経路ても電流が流れる
。これらの電流のことを本明細書では漏れ電流と称する
（チョッパ回路の主電流が駆動回路側へ漏れ出す）。
前記の漏れ電流はＦＥＴＱＩがオンからオフに反転する
毎に流れる微少幅のパルス電流であるが、そのピーク値
は比較的大きい。この漏れ電流かＦＥＴＱ５に流れるの
で、Ｑ５ての発熱が大きくなり、Ｑ５として電流容量の
大きなＦＥＴを使用しなければならず、また実装上の放
熱対策も必要となる。またＦＥＴＱ５に流れる前記漏れ
電流はチョッパ回路のパワーロスとなる。
毎に流れる微少幅のパルス電流であるが、そのピーク値
は比較的大きい。この漏れ電流かＦＥＴＱ５に流れるの
で、Ｑ５ての発熱が大きくなり、Ｑ５として電流容量の
大きなＦＥＴを使用しなければならず、また実装上の放
熱対策も必要となる。またＦＥＴＱ５に流れる前記漏れ
電流はチョッパ回路のパワーロスとなる。
この発明は前述した従来の問題点に鑑みなされたもので
、その目的は、前記ＦＥＴＱＩ （主電流を断続するＦ
ＥＴ）のオン→オフ応答遅れに起因する駆動回路側への
漏れ電流を低減することにある。
、その目的は、前記ＦＥＴＱＩ （主電流を断続するＦ
ＥＴ）のオン→オフ応答遅れに起因する駆動回路側への
漏れ電流を低減することにある。
《課題を解決するための手段》
そこでこの発明では、チョッパ回路のＦＥＴ（Ｑ１）の
ゲートとソースを結ぶ抵抗（Ｒ１）に電流を流し込んで
前記ＦＥＴ（Ｑｌ）をオンさせるための第１のトランジ
スタ（Ｑ２）と、前記ＦＥＴ（Ｑｌ）のゲートとソース
間をほぼ短絡させて前記ＦＥＴ （Ｑｌ）を高速にオン
からオフに反転させるための第２の１・ランジスタ（Ｑ
３）と、グランドラインを電位基準とするパルス信号を
受けて前記第１，第２のトランジスタ（Ｑ２、Ｑ３）を
相補的にオン・オフさせる非絶縁式の制御回路とを備え
るチョッパ回路において、前記第２のトランジスタ（Ｑ
３）と前記ＦＥＴ （Ｑｌ）のゲートおよびソースを結
ぶ２本のライン上にコモンモードチョークを挿入した。
ゲートとソースを結ぶ抵抗（Ｒ１）に電流を流し込んで
前記ＦＥＴ（Ｑｌ）をオンさせるための第１のトランジ
スタ（Ｑ２）と、前記ＦＥＴ（Ｑｌ）のゲートとソース
間をほぼ短絡させて前記ＦＥＴ （Ｑｌ）を高速にオン
からオフに反転させるための第２の１・ランジスタ（Ｑ
３）と、グランドラインを電位基準とするパルス信号を
受けて前記第１，第２のトランジスタ（Ｑ２、Ｑ３）を
相補的にオン・オフさせる非絶縁式の制御回路とを備え
るチョッパ回路において、前記第２のトランジスタ（Ｑ
３）と前記ＦＥＴ （Ｑｌ）のゲートおよびソースを結
ぶ２本のライン上にコモンモードチョークを挿入した。
《作 用》
前記ＦＥＴ （Ｑｌ）をオンさせる際に第１のトランジ
スタ（Ｑ２）から前記抵抗（Ｒ１）に流れる電流は、前
記ＦＥＴ （Ｑｌ）のゲートおよびソースを結ぶ前記２
本のラインを往復する電流となる。また前記ＦＥＴ（Ｑ
）をオフさせる際のゲト・ソース間容量の充電電荷が第
２のトランジスタ（Ｑ３）を通して放電する際の電流も
前記２本のラインを往復する電流である。従って、これ
らの電流に対して前記コモンモードチョークはほとんど
インダクタンスを示さない。
スタ（Ｑ２）から前記抵抗（Ｒ１）に流れる電流は、前
記ＦＥＴ （Ｑｌ）のゲートおよびソースを結ぶ前記２
本のラインを往復する電流となる。また前記ＦＥＴ（Ｑ
）をオフさせる際のゲト・ソース間容量の充電電荷が第
２のトランジスタ（Ｑ３）を通して放電する際の電流も
前記２本のラインを往復する電流である。従って、これ
らの電流に対して前記コモンモードチョークはほとんど
インダクタンスを示さない。
一方、前記ＦＥＴ（Ｑｌ）のオンーオフの応答遅れに起
因する前記漏れ電流は、前記２本のラインを同方向に流
れることになり、この電流に対して前記コモンモードチ
ョークは大きなインダクタンスを示し、この漏れ電流を
低減させる。
因する前記漏れ電流は、前記２本のラインを同方向に流
れることになり、この電流に対して前記コモンモードチ
ョークは大きなインダクタンスを示し、この漏れ電流を
低減させる。
《実施例》
第１図は先に詳しく説明した第２図の回路に本発明によ
る改良を加えた実施例を示している。第２図の回路との
相違点はコモンモードチョークＣＭＣを加えた点である
。ＦＥＴＱＩのゲートとトランジスタ３のエミッタを結
ぶライン上にコモンモードチョークＣＭＣのコイルＬａ
を挿入し、ＦＥＴＱＩのソースとトランジスタＱ３のコ
レクタを結ぶライン上にコモンモードチョークＣＭＣの
コイルＬｂを挿入している。
る改良を加えた実施例を示している。第２図の回路との
相違点はコモンモードチョークＣＭＣを加えた点である
。ＦＥＴＱＩのゲートとトランジスタ３のエミッタを結
ぶライン上にコモンモードチョークＣＭＣのコイルＬａ
を挿入し、ＦＥＴＱＩのソースとトランジスタＱ３のコ
レクタを結ぶライン上にコモンモードチョークＣＭＣの
コイルＬｂを挿入している。
このチョッパ駆動回路の基本動作については先９
に詳しく説明したので、ここでは説明を省略する。
ＦＥＴＱ５がオフのとき、コンデンサＣ２の放電電流が
Ｃ ２ −” Ｑ ２ ＋ Ｌ ａ →Ｒ １ →Ｌ
ｂ ４ Ｃ ２と流れ、Ｒ１の両端に発生する電圧によ
ってＦＥＴＱ］がオンする。このときＬａとＬｂには往
復の逆向き電流が流れ、コモンモードチョークＣＭＣは
ほとんどインダクタンスを示さない。
Ｃ ２ −” Ｑ ２ ＋ Ｌ ａ →Ｒ １ →Ｌ
ｂ ４ Ｃ ２と流れ、Ｒ１の両端に発生する電圧によ
ってＦＥＴＱ］がオンする。このときＬａとＬｂには往
復の逆向き電流が流れ、コモンモードチョークＣＭＣは
ほとんどインダクタンスを示さない。
ＦＥＴＱ５がオフからオンに反転すると、トランジスタ
Ｑ２がオフ、トランジスタＱ３がオンし、Ｆ ＥＴＱ
１のゲート・ソース間容ｆｆｉ Ｃ ｃ ｓの放電電流
が１のゲート→Ｌａ→Ｑ３→Ｌｂ→Ｑ１のソースと流れ
る。この電流もコモンモードチョークＣＭＣに対して往
復電流となりＣＭＣはほとんどインダクタンスを示さな
い。
Ｑ２がオフ、トランジスタＱ３がオンし、Ｆ ＥＴＱ
１のゲート・ソース間容ｆｆｉ Ｃ ｃ ｓの放電電流
が１のゲート→Ｌａ→Ｑ３→Ｌｂ→Ｑ１のソースと流れ
る。この電流もコモンモードチョークＣＭＣに対して往
復電流となりＣＭＣはほとんどインダクタンスを示さな
い。
しかしＦＥＴＱＩのオン→オフの応答遅れ期間（Ｑ５が
オンし、Ｑ１がまだオフしていない期間）では、Ｑ１の
ソース→Ｌｂ−Ｄ３→Ｑ５の経路で大きな漏れ電流が流
れるとともに、Ｑ１のゲー１・−Ｉ− Ｌ ａ −１−
Ｑ ３ −＊ Ｄ ３→Ｑ５の経路でも漏れ電流が流
れる。この漏れ電流はコモンモードチョークＣコ０ ＭＣに対して往復電流とならないので、この電流に対し
てＣＭＣが大きなインダクタンスを示すこととなり、こ
れら漏れ電流を低減させることになる。
オンし、Ｑ１がまだオフしていない期間）では、Ｑ１の
ソース→Ｌｂ−Ｄ３→Ｑ５の経路で大きな漏れ電流が流
れるとともに、Ｑ１のゲー１・−Ｉ− Ｌ ａ −１−
Ｑ ３ −＊ Ｄ ３→Ｑ５の経路でも漏れ電流が流
れる。この漏れ電流はコモンモードチョークＣコ０ ＭＣに対して往復電流とならないので、この電流に対し
てＣＭＣが大きなインダクタンスを示すこととなり、こ
れら漏れ電流を低減させることになる。
《発明の効果》
以上詳細に説明したように、この発明では、チョッパ回
路のＦＥＴのゲートおよびソースにつながる回路にコモ
ンモードチョークを接続するという簡単な改良により、
前記ＦＥＴをオン・オフ駆動する回路機能にはまったく
影響を与えずに、前記ＦＥＴのオンからオフへの応答遅
れに起因する前記漏れ電流を効果的に低減することがで
き、パワーロスを抑えるとともに、前記漏れ電流が流れ
るトランジスタの電流容量が小さくてすみ、その発熱も
あまり問題にならなくなる。
路のＦＥＴのゲートおよびソースにつながる回路にコモ
ンモードチョークを接続するという簡単な改良により、
前記ＦＥＴをオン・オフ駆動する回路機能にはまったく
影響を与えずに、前記ＦＥＴのオンからオフへの応答遅
れに起因する前記漏れ電流を効果的に低減することがで
き、パワーロスを抑えるとともに、前記漏れ電流が流れ
るトランジスタの電流容量が小さくてすみ、その発熱も
あまり問題にならなくなる。
第１図は本発明の一実施例によるチョッパ駆動回路の構
成図、第２図は従来のチョッパ駆動回路の構成図である
。 １１ Ｑ１・・・・・・主電流を断続するＦＥＴＱ２・・・・
・・第１のトランジスタ Ｑ３・・・・・・第２のトランジスタ ＣＭＣ・・・コモンモードチョーク
成図、第２図は従来のチョッパ駆動回路の構成図である
。 １１ Ｑ１・・・・・・主電流を断続するＦＥＴＱ２・・・・
・・第１のトランジスタ Ｑ３・・・・・・第２のトランジスタ ＣＭＣ・・・コモンモードチョーク
Claims (1)
- 主電流を断続するＦＥＴのソースがグランドラインから
電位的に浮いた回路構成のチョッパ回路を駆動する回路
であって、前記ＦＥＴのゲートとソースを結ぶ抵抗に電
流を流し込んで前記ＦＥＴをオンさせるための第１のト
ランジスタと、前記ＦＥＴのゲートとソース間をほぼ短
絡させて前記ＦＥＴを高速にオンからオフに反転させる
ための第２のトランジスタと、前記グランドラインを電
位基準とするパルス信号を受けて前記第１、第２のトラ
ンジスタを相補的にオン・オフさせる非絶縁式の制御回
路と、前記第２のトランジスタと前記ＦＥＴのゲートお
よびソースを結ぶ２本のライン上に挿入されたコモンモ
ードチョークとを備えたスイッチング電源装置のチョッ
パ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010727A JPH072008B2 (ja) | 1990-01-22 | 1990-01-22 | スイッチング電源装置のチョッパ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010727A JPH072008B2 (ja) | 1990-01-22 | 1990-01-22 | スイッチング電源装置のチョッパ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03218255A true JPH03218255A (ja) | 1991-09-25 |
| JPH072008B2 JPH072008B2 (ja) | 1995-01-11 |
Family
ID=11758324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010727A Expired - Fee Related JPH072008B2 (ja) | 1990-01-22 | 1990-01-22 | スイッチング電源装置のチョッパ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH072008B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2528233A1 (en) * | 2011-05-24 | 2012-11-28 | Siemens Aktiengesellschaft | Coupling circuit for coupling a control circuit to a semiconductor switch |
-
1990
- 1990-01-22 JP JP2010727A patent/JPH072008B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2528233A1 (en) * | 2011-05-24 | 2012-11-28 | Siemens Aktiengesellschaft | Coupling circuit for coupling a control circuit to a semiconductor switch |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH072008B2 (ja) | 1995-01-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
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|
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