JPH072008B2 - スイッチング電源装置のチョッパ駆動回路 - Google Patents
スイッチング電源装置のチョッパ駆動回路Info
- Publication number
- JPH072008B2 JPH072008B2 JP2010727A JP1072790A JPH072008B2 JP H072008 B2 JPH072008 B2 JP H072008B2 JP 2010727 A JP2010727 A JP 2010727A JP 1072790 A JP1072790 A JP 1072790A JP H072008 B2 JPH072008 B2 JP H072008B2
- Authority
- JP
- Japan
- Prior art keywords
- fet
- transistor
- circuit
- source
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Dc-Dc Converters (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 《産業上の利用分野》 この発明はチョッパ制御方式のスイッチング電源装置に
関し、特に、降圧型チョッパ回路や極性反転型チョッパ
回路を駆動するチョッパ駆動回路の改良に関する。
関し、特に、降圧型チョッパ回路や極性反転型チョッパ
回路を駆動するチョッパ駆動回路の改良に関する。
《従来の技術》 降圧型チョッパ回路や極性反転型チョッパ回路では、主
電流を断続するFET（電界効果型トランジスタ）のソー
スがグランドラインから電位的に浮いた回路構成にな
る。このFETをグランドラインを電位基準とするパルス
信号によってオン・オフ駆動する非絶縁式のチョッパ駆
動回路としては、第２図に示すようなブートストラップ
回路式の構成が代表的である。
電流を断続するFET（電界効果型トランジスタ）のソー
スがグランドラインから電位的に浮いた回路構成にな
る。このFETをグランドラインを電位基準とするパルス
信号によってオン・オフ駆動する非絶縁式のチョッパ駆
動回路としては、第２図に示すようなブートストラップ
回路式の構成が代表的である。
第２図において、FETQ1、インダクタL1、コンデンサC
1、ダイオードD1はよく知られた降圧型チョッパ回路を
構成している。FETQ1のオン期間は入力VinからFETQ1、
インダクタL1を通してコンデンサC1および負荷（出力Vo
utに接続される）に電流が流れ、FETQ1のオフ時にはダ
イオードD1を通してインダクタL1および負荷回路に電流
が流れる。FETQ1を十分に高い周波数でオン・オフ駆動
するとともに、その駆動パルスのデューティ比を適宜に
制御することで安定な出力電圧を得ることができる。
1、ダイオードD1はよく知られた降圧型チョッパ回路を
構成している。FETQ1のオン期間は入力VinからFETQ1、
インダクタL1を通してコンデンサC1および負荷（出力Vo
utに接続される）に電流が流れ、FETQ1のオフ時にはダ
イオードD1を通してインダクタL1および負荷回路に電流
が流れる。FETQ1を十分に高い周波数でオン・オフ駆動
するとともに、その駆動パルスのデューティ比を適宜に
制御することで安定な出力電圧を得ることができる。
この降圧型チョッパ回路のFETQ1は次のような回路でも
ってオン・オフ駆動される。
ってオン・オフ駆動される。
パルス発生回路PGはパルス幅制御回路（PWM）のICであ
り、グランドラインGNDを電圧基準とするパルス信号を
発生する。このパルス信号がFETQ1の制御信号である。
パルス発生回路PGと、その出力信号を受けてFETQ1を駆
動する回路は、入力Vinとは別の直流電源Vccによって動
作する。
り、グランドラインGNDを電圧基準とするパルス信号を
発生する。このパルス信号がFETQ1の制御信号である。
パルス発生回路PGと、その出力信号を受けてFETQ1を駆
動する回路は、入力Vinとは別の直流電源Vccによって動
作する。
このチョッパ駆動回路は、FETQ1のゲートとソースを結
ぶ抵抗R1に電流を流し込んでFETQ1をオンさせるための
第１のトランジスタQ2と、FETQ1のゲートとソースをほ
ぼ短絡させてFETQ1を高速にオンからオフに反転させる
ための第２のトランジスタQ3とを備えている。
ぶ抵抗R1に電流を流し込んでFETQ1をオンさせるための
第１のトランジスタQ2と、FETQ1のゲートとソースをほ
ぼ短絡させてFETQ1を高速にオンからオフに反転させる
ための第２のトランジスタQ3とを備えている。
この第１、第２のトランジスタは図のように相補的に接
続されており、トランジスタQ4、FETQ5、抵抗R2とR3、
ダイオードD2とD3とD4、コンデンサC2からなる制御回路
により、パルス発生回路PGから出力されるパルス信号に
応答して相補的にオン・オフされる。
続されており、トランジスタQ4、FETQ5、抵抗R2とR3、
ダイオードD2とD3とD4、コンデンサC2からなる制御回路
により、パルス発生回路PGから出力されるパルス信号に
応答して相補的にオン・オフされる。
パルス発生回路PGの出力によってFETQ5がオンすると、
電源VccからD2→C2→D3→Q5と電流が流れて、コンデン
サC2がほぼVccの電圧に充電される。また同時にD2→R2
→Q5と電流が流れ、トランジスタQ4のベースはほぼグラ
ンドレベルになり、トランジスタQ4はオフ、トランジス
タQ2もオフになっている。このときFETQ1のゲート・ソ
ース間電圧VGS（抵抗R1の両端電圧）はほぼゼロであ
り、FETQ1はオフしている。
電源VccからD2→C2→D3→Q5と電流が流れて、コンデン
サC2がほぼVccの電圧に充電される。また同時にD2→R2
→Q5と電流が流れ、トランジスタQ4のベースはほぼグラ
ンドレベルになり、トランジスタQ4はオフ、トランジス
タQ2もオフになっている。このときFETQ1のゲート・ソ
ース間電圧VGS（抵抗R1の両端電圧）はほぼゼロであ
り、FETQ1はオフしている。
パルス発生回路PGからの出力信号によってFETQ5がオン
からオフに反転すると、コンデンサC2の充電電荷を電源
として次のように動作する。コンデンサC2から抵抗R2を
通してトランジスタQ4のベース電流が流れ、Q4がオンす
る。するとトランジスタQ2とQ3のベース電位が上昇し、
トランジスタQ4のエミッタ側からトランジスタQ2のベー
ス電流が流れ込み、トランジスタQ2もオンする。すると
コンデンサC2の放電電流がQ2のコレクタ→エミッタ→R1
→C2のループに流れ、抵抗R1の両端に電圧が生じ、その
電圧がFETQ1のゲート・ソース間に印加され、FETQ1がオ
ンする。
からオフに反転すると、コンデンサC2の充電電荷を電源
として次のように動作する。コンデンサC2から抵抗R2を
通してトランジスタQ4のベース電流が流れ、Q4がオンす
る。するとトランジスタQ2とQ3のベース電位が上昇し、
トランジスタQ4のエミッタ側からトランジスタQ2のベー
ス電流が流れ込み、トランジスタQ2もオンする。すると
コンデンサC2の放電電流がQ2のコレクタ→エミッタ→R1
→C2のループに流れ、抵抗R1の両端に電圧が生じ、その
電圧がFETQ1のゲート・ソース間に印加され、FETQ1がオ
ンする。
次にパルス発生回路PGからの出力によってFETQ5がオフ
からオンに反転すると、抵抗R2からFETQ5に電流が流れ
るので、トランジスタQ4がカットオフし、従ってトラン
ジスタQ2もカットオフする。これでトランジスタQ2から
抵抗R1への電流がなくなり、FETQ1がオフするのである
が、このときトランジスタQ3のベース電位が低下してQ3
がオンし、FETQ1のオンからオフへの変化を高速化す
る。つまりFETQ1のオン期間にゲート・ソース間容量CGS
が充電されており、その蓄積電荷を速やかに放電させな
いとFETQ1を高速にオンからオフに反転させることはで
きない。そこでトランジスタQ2をオフさせると同時にト
ランジスタQ3をオンにし、FETQ1のゲートとソースをト
ランジスタQ3でほぼ短絡させ、ゲート・ソース間容量C
GSの蓄積電荷をQ3を通して速やかに放電させる。
からオンに反転すると、抵抗R2からFETQ5に電流が流れ
るので、トランジスタQ4がカットオフし、従ってトラン
ジスタQ2もカットオフする。これでトランジスタQ2から
抵抗R1への電流がなくなり、FETQ1がオフするのである
が、このときトランジスタQ3のベース電位が低下してQ3
がオンし、FETQ1のオンからオフへの変化を高速化す
る。つまりFETQ1のオン期間にゲート・ソース間容量CGS
が充電されており、その蓄積電荷を速やかに放電させな
いとFETQ1を高速にオンからオフに反転させることはで
きない。そこでトランジスタQ2をオフさせると同時にト
ランジスタQ3をオンにし、FETQ1のゲートとソースをト
ランジスタQ3でほぼ短絡させ、ゲート・ソース間容量C
GSの蓄積電荷をQ3を通して速やかに放電させる。
以上の動作をパルス発生回路PGからのパルス信号に応答
して繰り返し、チョッパ回路のFETQ1をオン・オフ駆動
する。
して繰り返し、チョッパ回路のFETQ1をオン・オフ駆動
する。
《発明が解決しようとする課題》 第２図の従来回路において、パルス発生回路PGの出力に
よってFETQ5がオフからオンに変化すると、その変化を
受けてチョッパ回路のFETQ1がオンからオフに変化する
のであり、トランジスタQ3によってFETQ1のオフへの変
化を高速化しているとはいっても、FETQ5がオンし、FET
Q1がまだオフしていない時間は微少ながら残る。その微
少時間では高電圧の入力Vin側からQ1のエミッタ→D3→Q
5の経路で電流が流れる。また同時に、FETQ1のゲート・
ソース間容量やゲート・ドレイン間容量を通して、Q1の
ゲート→Q3→D3→Q5の経路でも電流が流れる。これらの
電流のことを本明細書では漏れ電流と称する（チョッパ
回路の主電流が駆動回路側へ漏れ出す）。
よってFETQ5がオフからオンに変化すると、その変化を
受けてチョッパ回路のFETQ1がオンからオフに変化する
のであり、トランジスタQ3によってFETQ1のオフへの変
化を高速化しているとはいっても、FETQ5がオンし、FET
Q1がまだオフしていない時間は微少ながら残る。その微
少時間では高電圧の入力Vin側からQ1のエミッタ→D3→Q
5の経路で電流が流れる。また同時に、FETQ1のゲート・
ソース間容量やゲート・ドレイン間容量を通して、Q1の
ゲート→Q3→D3→Q5の経路でも電流が流れる。これらの
電流のことを本明細書では漏れ電流と称する（チョッパ
回路の主電流が駆動回路側へ漏れ出す）。
前記の漏れ電流はFETQ1がオンからオフに反転する毎に
流れる微少幅のパルス電流であるが、そのピーク値は比
較的大きい。この漏れ電流がFETQ5に流れるので、Q5で
の発熱が大きくなり、Q5として電流容量の大きなFETを
使用しなければならず、また実装上の放熱対策も必要と
なる。またFETQ5に流れる前記漏れ電流はチョッパ回路
のパワーロスとなる。
流れる微少幅のパルス電流であるが、そのピーク値は比
較的大きい。この漏れ電流がFETQ5に流れるので、Q5で
の発熱が大きくなり、Q5として電流容量の大きなFETを
使用しなければならず、また実装上の放熱対策も必要と
なる。またFETQ5に流れる前記漏れ電流はチョッパ回路
のパワーロスとなる。
この発明は前述した従来の問題点に鑑みなされたもの
で、その目的は、前記FETQ1（主電流を断続するFET）の
オン→オフ応答遅れに起因する駆動回路側への漏れ電流
を低減することにある。
で、その目的は、前記FETQ1（主電流を断続するFET）の
オン→オフ応答遅れに起因する駆動回路側への漏れ電流
を低減することにある。
《課題を解決するための手段》 そこでこの発明では、チョッパ回路のFET（Q1）のゲー
トとソースを結ぶ抵抗（R1）に電流を流し込んで前記FE
T（Q1）をオンさせるための第１のトランジスタ（Q2）
と、前記FET（Q1）のゲートとソース間をほぼ短絡させ
て前記FET（Q1）を高速にオンからオフに反転させるた
めの第２のトランジスタ（Q3）と、グランドラインを電
位基準とするパルス信号を受けて前記第1,第２のトラン
ジスタ（Q2、Q3）を相補的にオン・オフさせる非絶縁式
の制御回路とを備えるチョッパ回路において、前記第２
のトランジスタ（Q3）と前記FET（Q1）のゲートおよび
ソースを結ぶ２本のライン上にコモンモードチョークを
挿入した。
トとソースを結ぶ抵抗（R1）に電流を流し込んで前記FE
T（Q1）をオンさせるための第１のトランジスタ（Q2）
と、前記FET（Q1）のゲートとソース間をほぼ短絡させ
て前記FET（Q1）を高速にオンからオフに反転させるた
めの第２のトランジスタ（Q3）と、グランドラインを電
位基準とするパルス信号を受けて前記第1,第２のトラン
ジスタ（Q2、Q3）を相補的にオン・オフさせる非絶縁式
の制御回路とを備えるチョッパ回路において、前記第２
のトランジスタ（Q3）と前記FET（Q1）のゲートおよび
ソースを結ぶ２本のライン上にコモンモードチョークを
挿入した。
《作用》 前記FET（Q1）をオンさせる際に第１のトランジスタ（Q
2）から前記抵抗（R1）に流れる電流は、前記FET（Q1）
のゲートおよびソースを結ぶ前記２本のラインを往復す
る電流となる。また前記FET（Ｑ）をオフさせる際のゲ
ート・ソース間容量の充電電荷が第２のトランジスタ
（Q3）を通して放電する際の電流も前記２本のラインを
往復する電流である。従って、これらの電流に対して前
記コモンモードチョークはほとんどインダクタンスを示
さない。
2）から前記抵抗（R1）に流れる電流は、前記FET（Q1）
のゲートおよびソースを結ぶ前記２本のラインを往復す
る電流となる。また前記FET（Ｑ）をオフさせる際のゲ
ート・ソース間容量の充電電荷が第２のトランジスタ
（Q3）を通して放電する際の電流も前記２本のラインを
往復する電流である。従って、これらの電流に対して前
記コモンモードチョークはほとんどインダクタンスを示
さない。
一方、前記FET（Q1）のオン→オフの応答遅れに起因す
る前記漏れ電流は、前記２本のラインを同方向に流れる
ことになり、この電流に対して前記コモンモードチョー
クは大きなインダクタンスを示し、この漏れ電流を低減
させる。
る前記漏れ電流は、前記２本のラインを同方向に流れる
ことになり、この電流に対して前記コモンモードチョー
クは大きなインダクタンスを示し、この漏れ電流を低減
させる。
《実施例》 第１図は先に詳しく説明した第２図の回路に本発明によ
る改良を加えた実施例を示している。第２図の回路との
相違点はコモンモードチョークCMCを加えた点である。F
ETQ1のゲートとトランジスタ３のエミッタを結ぶライン
上にコモンモードチョークCMCのコイルLaを挿入し、FET
Q1のソースとトランジスタQ3のコレクタを結ぶライン上
にコモンモードチョークCMCのコイルLbを挿入してい
る。
る改良を加えた実施例を示している。第２図の回路との
相違点はコモンモードチョークCMCを加えた点である。F
ETQ1のゲートとトランジスタ３のエミッタを結ぶライン
上にコモンモードチョークCMCのコイルLaを挿入し、FET
Q1のソースとトランジスタQ3のコレクタを結ぶライン上
にコモンモードチョークCMCのコイルLbを挿入してい
る。
このチョッパ駆動回路の基本動作については先に詳しく
説明したので、ここでは説明を省略する。
説明したので、ここでは説明を省略する。
FETQ5がオフのとき、コンデンサC2の放電電流がC2→Q2
→La→R1→Lb→C2と流れ、R1の両端に発生する電圧によ
ってFETQ1がオンする。このときLaとLbには往復の逆向
き電流が流れ、コモンモードチョークCMCはほとんどイ
ンダクタンスを示さない。
→La→R1→Lb→C2と流れ、R1の両端に発生する電圧によ
ってFETQ1がオンする。このときLaとLbには往復の逆向
き電流が流れ、コモンモードチョークCMCはほとんどイ
ンダクタンスを示さない。
FETQ5がオフからオンに反転すると、トランジスタQ2が
オフ、トランジスタQ3がオンし、FETQ1のゲート・ソー
ス間容量CGSの放電電流が１のゲート→La→Q3→Lb→Q1
のソースと流れる。この電流もコモンモードチョークCM
Cに対して往復電流となりCMCはほとんどインダクタンス
を示さない。
オフ、トランジスタQ3がオンし、FETQ1のゲート・ソー
ス間容量CGSの放電電流が１のゲート→La→Q3→Lb→Q1
のソースと流れる。この電流もコモンモードチョークCM
Cに対して往復電流となりCMCはほとんどインダクタンス
を示さない。
しかしFETQ1のオン→オフの応答遅れ期間（Q5がオン
し、Q1がまだオフしていない期間）では、Q1のソース→
Lb→D3→Q5の経路で大きな漏れ電流が流れるとともに、
Q1のゲート→La→Q3→D3→Q5の経路でも漏れ電流が流れ
る。この漏れ電流はコモンモードチョークCMCに対して
往復電流とならないので、この電流に対してCMCが大き
なインダクタンスを示すこととなり、これら漏れ電流を
低減させることになる。
し、Q1がまだオフしていない期間）では、Q1のソース→
Lb→D3→Q5の経路で大きな漏れ電流が流れるとともに、
Q1のゲート→La→Q3→D3→Q5の経路でも漏れ電流が流れ
る。この漏れ電流はコモンモードチョークCMCに対して
往復電流とならないので、この電流に対してCMCが大き
なインダクタンスを示すこととなり、これら漏れ電流を
低減させることになる。
《発明の効果》 以上詳細に説明したように、この発明では、チョッパ回
路のFETのゲートおよびソースにつながる回路にコモン
モードチョークを接続するという簡単な改良により、前
記FETをオン・オフ駆動する回路機能にはまったく影響
を与えずに、前記FETのオンからオフへの応答遅れに起
因する前記漏れ電流を効果的に低減することができ、パ
ワーロスを抑えるとともに、前記漏れ電流が流れるトラ
ンジスタの電流容量が小さくてすみ、その発熱もあまり
問題にならなくなる。
路のFETのゲートおよびソースにつながる回路にコモン
モードチョークを接続するという簡単な改良により、前
記FETをオン・オフ駆動する回路機能にはまったく影響
を与えずに、前記FETのオンからオフへの応答遅れに起
因する前記漏れ電流を効果的に低減することができ、パ
ワーロスを抑えるとともに、前記漏れ電流が流れるトラ
ンジスタの電流容量が小さくてすみ、その発熱もあまり
問題にならなくなる。
第１図は本発明の一実施例によるチョッパ駆動回路の構
成図、第２図は従来のチョッパ駆動回路の構成図であ
る。 Q1……主電流を断続するFET Q2……第１のトランジスタ Q3……第２のトランジスタ CMC……コモンモードチョーク
成図、第２図は従来のチョッパ駆動回路の構成図であ
る。 Q1……主電流を断続するFET Q2……第１のトランジスタ Q3……第２のトランジスタ CMC……コモンモードチョーク
Claims (1)
- 【請求項１】主電流を断続するFETのソースがグランド
ラインから電位的に浮いた回路構成のチョッパ回路を駆
動する回路であって、前記FETのゲートとソースを結ぶ
抵抗に電流を流し込んで前記FETをオンさせるための第
１のトランジスタと、前記FETのゲートとソース間をほ
ぼ短絡させて前記FETを高速にオンからオフに反転させ
るための第２のトランジスタと、前記グランドラインを
電位基準とするパルス信号を受けて前記第1,第２のトラ
ンジスタを相補的にオン・オフさせる非絶縁式の制御回
路と、前記第２のトランジスタと前記FETのゲートおよ
びソースを結ぶ２本のライン上に挿入されたコモンモー
ドチョークとを備えたスイッチング電源装置のチョッパ
駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010727A JPH072008B2 (ja) | 1990-01-22 | 1990-01-22 | スイッチング電源装置のチョッパ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010727A JPH072008B2 (ja) | 1990-01-22 | 1990-01-22 | スイッチング電源装置のチョッパ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03218255A JPH03218255A (ja) | 1991-09-25 |
| JPH072008B2 true JPH072008B2 (ja) | 1995-01-11 |
Family
ID=11758324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010727A Expired - Fee Related JPH072008B2 (ja) | 1990-01-22 | 1990-01-22 | スイッチング電源装置のチョッパ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH072008B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2528233A1 (en) * | 2011-05-24 | 2012-11-28 | Siemens Aktiengesellschaft | Coupling circuit for coupling a control circuit to a semiconductor switch |
-
1990
- 1990-01-22 JP JP2010727A patent/JPH072008B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03218255A (ja) | 1991-09-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4356416A (en) | Voltage controlled non-saturating semiconductor switch and voltage converter circuit employing same | |
| JP2835299B2 (ja) | 自励式ｄｃ−ｄｃコンバータ | |
| JP2952897B2 (ja) | ゲート駆動回路 | |
| JPS5911420A (ja) | 電圧調整器 | |
| KR930022691A (ko) | 자유 발진 스위치 모드 전원 | |
| JP2716105B2 (ja) | 交番定電流回路 | |
| JPH08149796A (ja) | 電圧駆動型スイッチ素子のドライブ回路 | |
| JPH0688194U (ja) | 同期整流回路 | |
| JPH072008B2 (ja) | スイッチング電源装置のチョッパ駆動回路 | |
| JP2013042612A (ja) | ゲート駆動回路 | |
| JPH05199093A (ja) | Ｐ−チヤネル電界効果トランジスタ駆動回路 | |
| JP3174273B2 (ja) | Ｄｃ−ｄｃコンバータ | |
| JP4768144B2 (ja) | スイッチングｍｏｓ−ｆｅｔドライブ回路 | |
| JPH08149826A (ja) | 電力変換装置 | |
| JPH0715213Y2 (ja) | スイッチングトランジスタの駆動回路 | |
| JP2758477B2 (ja) | 携帯形情報機器 | |
| JP4182079B2 (ja) | 整流回路 | |
| JPH0540592Y2 (ja) | ||
| JPS6029240Y2 (ja) | トランジスタの駆動回路 | |
| KR0111806Y1 (ko) | 스위칭 소자 구동 회로 | |
| JPS61230425A (ja) | Ｍｏｓ型ｆｅｔのゲ−トドライブ回路 | |
| JPH0372713A (ja) | Ｍｏｓｆｅｔの駆動回路 | |
| KR100338866B1 (ko) | 주스위치와 보조스위치의 영전압 스위칭을 구현한 부분 공진형 컨버터 | |
| JP3229545B2 (ja) | スイッチング電源 | |
| JPH05218542A (ja) | レーザーダイオード駆動回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090111 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090111 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100111 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |