JPH03218535A - エラー検出システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はエラー検出システムに関し、特に保持データの
各ビッ１・を次段の対応するビットに順次シフトするよ
うに縦続接続された複数のレジスタの各保持データのエ
ラーを検出するエラー検出システムに関する。

従来技術 一般に、パイプライン処理方式が採用されている情報処
理装置においては保持データの各ビットを次段の対応す
るビットに順次シフトするように縦続接続された複数の
レジスタが設けられている。

従来、そのような情報処理装置においては、各レジスタ
の保持データに対してパリティチェックを行うことによ
り、エラーを検出している。すなわち、複数のレジスタ
の各保持データに対し、データごとのパリティを用いて
データの正当性を検査し、不正と判定された場合には上
位装置や外部にその旨を通知するというエラー検出方式
が採用されていたのである。

その従来のエラー検出方式を採用した情報処理装置につ
いて第２図を用いて説明する。第２図は従来の情報処理
装置の主要部の構成を示すブロック図である。

図において、１１，１２，・・・ＩＮはレジスタであり
、その保持データの各ビットが次段の対応するビットに
順次シフトするように縦続接続されている。そして、各
データを構成するビットＡ，Ｂ，Ｃ，−．．の“１”の
数に応じた値のパリティビットＰが付加されている。す
なわち、データの各ビットにパリティビットＰを含めた
“１″の数が常に偶数（または奇数）となるような値の
パリティビットＰが付加されて入力されるのである。よ
って、各データ及びパリティビットをパリティチェック
回路（以下、ｐｃ回路と略す）２１，２２，・・・２Ｎ
に入力すれば、各レジスタに保持されているデータの正
当性がチェックできることとなる。

つまり、あるレジスタから他のレジスタにデータが伝播
する際にいわゆるデータ化けが起こり、“１“が“０“
又は“０”が“１”となると、・１・の数が変わり、こ
れが各ＰＣ回路において検出されることとなる。なお、
ＰＣ回路の例としては周知のＩＥＸ−ＮＯＲ　（イクス
クルーシブノア）回路がある。

しかし、パリティチェックによる従来のエラー検出の方
式では奇数ビットのエラーは検出できるが、２ビットエ
ラー等の偶数ビットのエラーは検出できないという欠点
がある。その改善策として周知の２ビットエラー訂正コ
ードの採用も考えられるが、大量のハードウェアの増加
が伴うため、得策ではない。

発明の目的 本発明は上述した従来の欠点を解決するためになされた
ものであり、その目的は奇数ビットエラーのみならず、
偶数ビットエラーも検出することかできるエラー検出シ
ステムを提供することである。

発明の構成 本発明によるエラー検出システムは、保持データの各ビ
ットを次段の対応するビッ１・に順次シフトするように
縦続接続された第１〜第Ｎ　（Ｎは２以上の整数）のレ
ジスタの各保持データのエラーを検出するエラー検出シ
ステムであって、前記第１のレジスタへ入力されるビッ
トの値である第１の信号及びそのビットと同じ重みのビ
ットの前記第Ｎのレジスタの値である第２の信号、更に
は第３の信号の値に基づいてパリティチェック用のパリ
ティ符号を送出するパリティ符号送出手段と、前記パリ
ティ符号送出手段から送出されたパリティ符号を保持す
る保持手段と、前記保持手段の出力に基づいて前記同じ
重みのビットのパリティチェックを行うパリティチェッ
ク手段とを有し、前記保持手段の出力を前記第３の信号
としたことを特徴とする。

本発明による他のエラー検出システムは、保持データの
各ビットを次段の対応するビットに順次シフトするよう
に縦続接続された第１〜第Ｎ（Ｎは２以上の整数）のレ
ジスタの各保持データのエラーを検出するエラー検出シ
ステムであって、前記第１のレジスタに入力されるビッ
トの値である第１の信号及びそのビットと同じ重みのビ
ットの前記第Ｎのレジスタの値である第２の信号、更に
は第３の信号の値に基づいてパリティチェック用のパリ
ティ符号を送出するパリティ符号送出手段と、前記パリ
ティ符号送出手段から送出されたパリティ符号を保持す
る保持手段と、前記保持手段の出力に基づいて前記同じ
重みのビットのパリティチェックを行う第１のパリティ
チェック手段と、前記第１〜第Ｎのレジスタの各々に対
応して設けられ、対応レジスタ内の各保持データについ
てのパリティチェックを行う第２のパリティチェック手
段とを有し、前記保持手段の出力を前記第３の信号とし
、更には前記第１及び第２のパリティチェック手段のパ
リティチェックの結果をもとにエラーを検出するように
したことを特徴とする。

実施例 次に、本発明について図面を参照して説明する。

第１図は本発明によるエラー検出システムを採用した情
報処理装置の主要部の構成を示すブロック図であり、第
２図と同等部分は同一符号により示されている。

実施例においては、第２図に示されている従来のエラー
検出方式によるエラー検出回路と、それとは別の方式に
よるエラー検出回路が設けられている。つまり、図中の
２１．２２，・・・，２Ｎが従来のエラー検出方式によ
るエラー検出回路であり、先述したように保持データを
構成する各ビットにパリティビットＰを含めた場合にお
ける“１”の数が偶数であるか、奇数であるかによって
保持データの正当性を判定しているのである。

しかしながら、この方式では先述したように偶数ビット
エラーを検出することができない。そこで、本実施例で
は別の方式によるエラー検出回路が設けられているので
ある。

図中の３１．３２，・・・がパリティプリディクション
（Ｐａｒｉｔｙ　Ｐｒｅｄｉｃｔｉｏｎ；以下、ＰＰと
略す）回路、４１．４２，・・・，４Ｎが保持回路、５
１，５２，・・・がパリティチェック回路である。

パリティチェック回路５１，５２．・・・には、各レジ
スタの保持データのうちの同一重みのビットの全て及び
対応する保持回路からの出力ビットが入力されており、
先述の方式と同様に“１“の数が偶数であるか、奇数で
あるかによって保持データの正当性が判定されることと
なる。

また、各保持回路４１，４２，・・・には対応するＰＰ
回路の出力が保持されるが、各保持回路４１．４２，・
・・の出力は、初段であるレジスタ１１への入力及び最
終段であるレジスタＩＮの出力とともに対応するＰＰ回
路に入力されている。つまり、ＰＰ回路では保持回路の
出力、すなわち前回における自回路の出力、そしてレジ
スタ１１への入力、更にはレジスタＩＮの出力の合計３
つの信号に基づいてエラー検出用の符号が生成されるの
である。

この場合、レジスタＩＮはエラーのチェックの対象とな
るレジスタのうちの最終段である。したがって、途中の
段までのチェックを行いたい場合には、その段のレジス
タをレジスタＩＮとすれば良い。

なお、木例ではＰＰ回路３１，３２，・・・は周知のＩ
ＥＸ−ＯＲ回路、ＰＣ回路５１，５２，−１．ｔ周知ノ
ＥＸ−ＮＯＲ回路、保持回路４１，４２，・・・は周知
のＤ型フリップフ口ップてあるものとする。

かかる構成とされたエラー検出システムの動作について
第３図を用いて説明する。第３図は第１図の各部の動作
を示す真理値表である。図においては、Ｎ−３、すなわ
ちレジスタが３段の場合における、保持回路４１の保持
値、各レジスタの保持値、ＰＣ回路５１の出力、レジス
タ１１への入力、ＰＰ回路３１の出力が示されている。

なお、表中の■はレジスタ１１の保持値、■はレジスタ
１２の保持値、■はレジスタＩＮの保持値であるものと
する。また、ＰＣ回路においては“１′の数が奇数個の
とき正常と判定して出力は“０”偶数のとき異常と判定
して出力は“１”となるものとする。

まず、装置のリセット時、すなわち初期設定時には、保
持回路４１の保持値は“１”　各レジスタの保持値、Ｐ
Ｃ回路５１の出力は全て“０“に設定される（項目Ａ）
。

ここで、レジスタ１１への入力が“１″になると、保持
回路４１の保持値が“１゛　レジスタ１Ｎの保持値が“
Ｏ”であるため、それらの排他的論理和であるＰＰ回路
３１の出力は“０゛となる（項目Ｂ）。

この状態において１回目のクロックが立上ると、各レジ
スタ、保持回路には入力の値がラッチされる。すると、
レジスタ１１〜ＩＮには順に“１゛“０”，“０”が保
持され、保持回路４１には“０”が保持されるため、“
１”の数が奇数個となり、ＰＣ回路５１の出力は“０”
であり、正常である（項目Ｃ）。

次に、レジスタ１１への入力が“１”になると、保持回
路４１の保持値が“Ｏ”　レジスタＩＮの保持値が“０
”であるため、それらの排他的論理和てあるＰＰ回路３
１の出力は“１”となる（項目Ｄ）。

この状態において２回目のクロックが立上ると、各レジ
スタ、保持回路には入力の値がラッチされる。すると、
レジスタ１１〜ＩＮには順に“１““１“，“０“が保
持され、保持回路４１には“１”が保持されるため、“
１′の数が奇数個となり、ＰＣ回路５１の出力は“０”
であり、正常である（項目Ｅ）。

次に、レジスタ１１への入力が“１“になると、保持回
路４１の保持値が“１”　レジスタＩＮの保持値が“０
”であるため、それらの排他的論理和であるＰＰ回路３
１の出力は“０”となる（項目Ｆ）。

この状態において３回目のクロックが立上ると、各レジ
スタ、保持回路には入力の値がラッチされる。すると、
レジスタ１１〜ＩＮには順に“１゜“１”１”が保持さ
れ、保持回路４１には“０”が保持されるため、“１゜
の数が奇数個となり、ＰＣ回路５１の出力は“０”であ
り、正常である（項目Ｇ）。

次に、レジスタ１１への入力が“１”になると、保持回
路４１の保持値が“０”　レジスタＩＮの保持値が“１
”であるため、それらの排他的論理和てあるＰＰ回路３
１の出力は“０”となる（項目Ｈ）。

この状態において４回目のクロックが立上ると、各レジ
スタ、保持回路には入力の値がラッチされる。すると、
レジスタ１１〜ＩＮには順に“１″“１”１”が保持さ
れ、保持回路４１には“０”が保持されるため、“１”
の数が奇数個となり、ＰＣ回路５１の出力は“０“であ
り、正常である（項目！）。

次に、レジスタ１１への入力が“０″になると、保持回
路４１の保持値が“０”　レジスタＩＮの保持値が“１
“であるため、それらの排他的論理和であるＰＰ回路３
１の出力は“１”となる（項目Ｊ）。

この状態において５回目のクロックが立上ると、各レジ
スタ、保持回路には入力の値がラッチされる。すると、
レジスタ１１〜ＩＮには順に“０”“１”．“１”が保
持され、保持回路４１には“１”が保持されるため、“
１”の数が奇数個となり、ＰＣ回路５１の出力は“０”
であり、正常である（項目Ｋ）。

次に、レジスタ１１への人力が“０“になると、保持回
路４１の保持値が“１”　レジスタＩＮの保持値が“１
゛であるため、それらの排他的論理和であるＰＰ回路３
１の出力は“０”となる（項目し）。

この状態において６回目のクロックが立上ると、各レジ
スタ、保持回路には入力の値がラッチされる。すると、
レジスタ１１〜ＩＮには順に“０°“０”１″が保持さ
れ、保持回路４１には“０゛が保持されるため、“１“
の数が奇数個となり、ＰＣ回路５１の出力は“０”であ
り、正常である（項目Ｍ）。

以上のように、データがレジスタ１１からレジスタＩＮ
まで正常に伝達されれば、すなわち、各レジスタの保持
データにエラーがなければ、ＰＣ回路の出力は常に“０
゜となり、正常である旨を示すこととなる。これに対し
、データが他のレジスタに伝達されるときに、いわゆる
データ化けを起こせば、ＰＣ回路の出力は“１”となり
、異常を示すこととなる。また、その場合各レジスタの
保持データを構成するビット毎にバリテイチェツクを行
っているため、１つの保持データ中に偶数ビットのエラ
ーが存在しているようなときであっても、そのエラーを
検出できるのである。

つまり、本実施例においては、１つのレジスタの保持デ
ータについてのエラーを検出するという横方向のパリテ
ィチェツクと、データが他のレジスタに伝達された後の
パリティ符号を生成し、これを用いてエラーを検出する
という縦方向のパリティチェックとを併用しているため
、奇数ビットエラーのみならず、偶数ビットエラーをも
検出できるのである。

また、第１図の構成において、奇数ビットエラーが発生
すれば、各保持データの同一重みについての縦方向のエ
ラーを検出するＰＣ回路５１，５２，・・・のうちの１
つの出力と、各保持データの横方向のエラーを検出する
ＰＣ回路２１，２２，・・・２Ｎのうちの１つの出力と
が同時にエラー発生を示すため、エラーが生じた保持デ
ータを特定できるとともに、そのビット位置を特定する
こともてきるのである。ただし、偶数ビットエラーの場
合にはＰＣ回路２１．２２，・・・　２Ｎではエラーを
検出することはできないため、ＰＣ回路５１，５２，・
・・の１つのみにより、エラー発生が検出できることと
なる。

よって、単にエラー発生の有無を調べたい場合には同一
重みについての縦方向のエラーを検出するＰＣ回路５１
，５２，・・・を設けておけば良く、横方向のエラー用
のＰＣ回路２１，２２，・・・２Ｎは不要である。つま
り、縦方向のエラー用のＰＣ回路５１．５２，・・・を
設けておけば、奇数ビットエラー及び従来検出不可能で
あった偶数ビットエラーを検出できるのである。なお、
本実施例においてはレジスタが３段（Ｎ−３）の場合に
ついて説明したが、より多くの段数の場合にも適用でき
ることは明らかである。ただし、最低２段は必要である
。初段の値と最終段の値とが必要だからである。

つまり、本発明は次に初段に入力される値と、現時点で
の最終段の値と、現時点でのパリティ符号の値とをもと
に、次回のクロックの立上り時に各レジスタに保持され
るデータを予想して同じ重みについてのパリティ符号を
予め生成しているので、データ伝達の際にエラーが生じ
れば、確実にそれを検出できるのである。

発明の効果 以上説明したように、本発明は、縦続接続されたレジス
タの各保持データに対し、その保持データを構成するビ
ット毎に縦方向のパリティチェックを行うことにより、
少ないハードウエア量で奇数ビットエラーのみならず、
偶数ビットエラーをも検出できるという効果がある。ま
た、縦方向のチェックの他に従来通りの横方向のチェッ
クを行えば、奇数ビッＩ・エラーの場合には、エラーの
発生したビット位置を特定できるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例によるエラー検出システムを採
用した情報処理装置の主要部の構成を示すブロック図、
第２図は従来の情報処理装置の構成を示すブロック図、
第３図は第１図の各部の動作を示す真理値表である。 主要部分の符号の説明 ２ １ ・・・２Ｎ， ５　１　， ５ ２ ・パリティチェ ック回路 ３　１　， ３ ２　・・・ ・・・パリティ ブリディクショ ン回路 ４　１， ４ ２ ・・保持回路

Claims (2)

【特許請求の範囲】
1. （１）保持データの各ビットを次段の対応するビットに
   順次シフトするように縦続接続された第１〜第Ｎ（Ｎは
   ２以上の整数）のレジスタの各保持データのエラーを検
   出するエラー検出システムであつて、前記第１のレジス
   タへ入力されるビットの値である第１の信号及びそのビ
   ットと同じ重みのビットの前記第Ｎのレジスタの値であ
   る第２の信号、更には第３の信号の値に基づいてパリテ
   ィチェック用のパリティ符号を送出するパリティ符号送
   出手段と、前記パリティ符号送出手段から送出されたパ
   リティ符号を保持する保持手段と、前記保持手段の出力
   に基づいて前記同じ重みのビットのパリティチェックを
   行うパリティチェック手段とを有し、前記保持手段の出
   力を前記第３の信号としたことを特徴とするエラー検出
   システム。
2. （２）保持データの各ビットを次段の対応するビットに
   順次シフトするように縦続接続された第１〜第Ｎ（Ｎは
   ２以上の整数）のレジスタの各保持データのエラーを検
   出するエラー検出システムであつて、前記第１のレジス
   タに入力されるビットの値である第１の信号及びそのビ
   ットと同じ重みのビットの前記第Ｎのレジスタの値であ
   る第２の信号、更には第３の信号の値に基づいてパリテ
   ィチェック用のパリティ符号を送出するパリティ符号送
   出手段と、前記パリティ符号送出手段から送出されたパ
   リティ符号を保持する保持手段と、前記保持手段の出力
   に基づいて前記同じ重みのビットのパリティチェックを
   行う第１のパリティチェック手段と、前記第１〜第Ｎの
   レジスタの各々に対応して設けられ、対応レジスタ内の
   各保持データについてのパリティチェックを行う第２の
   パリティチェック手段とを有し、前記保持手段の出力を
   前記第３の信号とし、更には前記第１及び第２のパリテ
   ィチェック手段のパリティチェックの結果をもとにエラ
   ーを検出するようにしたことを特徴とするエラー検出シ
   ステム。