JPH05216763A - ２段ｔｌｂを用いたアドレス変換方式 - Google Patents
２段ｔｌｂを用いたアドレス変換方式Info
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- JPH05216763A JPH05216763A JP4017820A JP1782092A JPH05216763A JP H05216763 A JPH05216763 A JP H05216763A JP 4017820 A JP4017820 A JP 4017820A JP 1782092 A JP1782092 A JP 1782092A JP H05216763 A JPH05216763 A JP H05216763A
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- 238000006243 chemical reaction Methods 0.000 title claims description 9
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- 238000013507 mapping Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】 従来のＴＬＢに簡単なハードウェアと高速な
メモリを付加することにより、ＴＬＢのヒット率を向上
させ、高速なアドレス変換を行うことができるアドレス
変換方式を提供すること。 【構成】 アドレス変換を行うに際して、第１のＴＬＢ
２を参照し、ヒットした場合には、第１のＴＬＢ２より
実ページ・アドレスを読み出して、実ページ・アドレス
に論理アドレス１のオフセットを加えることにより物理
アドレス４を生成する。また、ミス・ヒットの場合に
は、第２のＴＬＢ３を参照し、ヒットすると第２のＴＬ
Ｂ３より実ページ・アドレスを読み出して、物理アドレ
ス４を生成する。さらに、第２のＴＬＢ３を参照した結
果、ミス・ヒットであると、主記憶装置上に設けられた
セグメント・テーブルとページ・テーブルを参照するこ
とにより実ページアドレスを求める。
メモリを付加することにより、ＴＬＢのヒット率を向上
させ、高速なアドレス変換を行うことができるアドレス
変換方式を提供すること。 【構成】 アドレス変換を行うに際して、第１のＴＬＢ
２を参照し、ヒットした場合には、第１のＴＬＢ２より
実ページ・アドレスを読み出して、実ページ・アドレス
に論理アドレス１のオフセットを加えることにより物理
アドレス４を生成する。また、ミス・ヒットの場合に
は、第２のＴＬＢ３を参照し、ヒットすると第２のＴＬ
Ｂ３より実ページ・アドレスを読み出して、物理アドレ
ス４を生成する。さらに、第２のＴＬＢ３を参照した結
果、ミス・ヒットであると、主記憶装置上に設けられた
セグメント・テーブルとページ・テーブルを参照するこ
とにより実ページアドレスを求める。
Description
【０００１】
【産業上の利用分野】本発明は論理アドレスを物理アド
レスに高速に変換するためのトランスレーション・ルッ
クアサイド・バッファ（以下、ＴＬＢと称す）を用いた
アドレス変換方式に関し、特に、本発明はＴＬＢを２段
設けることにより、ＴＬＢのヒット率を向上させ高速な
アドレス変換を行うことができる２段ＴＬＢを用いたア
ドレス変換方式に関するものである。
レスに高速に変換するためのトランスレーション・ルッ
クアサイド・バッファ（以下、ＴＬＢと称す）を用いた
アドレス変換方式に関し、特に、本発明はＴＬＢを２段
設けることにより、ＴＬＢのヒット率を向上させ高速な
アドレス変換を行うことができる２段ＴＬＢを用いたア
ドレス変換方式に関するものである。
【０００２】
【従来の技術】従来から、論理アドレスから物理アドレ
スへの変換を高速に行うためＴＬＢをシステム内に設け
ることが行われている。図５は従来におけるＴＬＢを用
いたアドレス変換を示す図であり、また、図６はそのフ
ローチャートである。
スへの変換を高速に行うためＴＬＢをシステム内に設け
ることが行われている。図５は従来におけるＴＬＢを用
いたアドレス変換を示す図であり、また、図６はそのフ
ローチャートである。
【０００３】図５において、１０１は論理アドレス、１
０１ａはセグメント番号、１０１ｂはページ番号、１０
１ｃはオフセット、１０２はＴＬＢ、１０２ａは論理ア
ドレス、１０２ｂは実ページ・アドレス、１０３は比較
器、１０５は物理アドレス生成処理、１０４はテーブル
・ウオーク処理、１０４ａはセグメント・テーブル、１
０４ｂはページ・テーブルである。
０１ａはセグメント番号、１０１ｂはページ番号、１０
１ｃはオフセット、１０２はＴＬＢ、１０２ａは論理ア
ドレス、１０２ｂは実ページ・アドレス、１０３は比較
器、１０５は物理アドレス生成処理、１０４はテーブル
・ウオーク処理、１０４ａはセグメント・テーブル、１
０４ｂはページ・テーブルである。
【０００４】同図において、論理アドレス１０１はセグ
メント番号１０１ａ，ページ番号１０１ｂ，ページ内オ
フセット１０１ｃからなり、ＴＬＢ１０２には論理アド
レス（セグメント番号とページ番号）に対応付けて実ペ
ージ・アドレス１０２ｂが格納されている。比較器１０
３は論理アドレス１０１のセグメント番号１０１ａ、ペ
ージ番号１０１ｂに対応した実ページ・アドレスがＴＬ
Ｂ１０２内に格納されているか否かを判別し、格納され
ている場合には一致信号１０３ａを出力し、格納されて
いない場合には、不一致信号１０３ｂを出力する。
メント番号１０１ａ，ページ番号１０１ｂ，ページ内オ
フセット１０１ｃからなり、ＴＬＢ１０２には論理アド
レス（セグメント番号とページ番号）に対応付けて実ペ
ージ・アドレス１０２ｂが格納されている。比較器１０
３は論理アドレス１０１のセグメント番号１０１ａ、ペ
ージ番号１０１ｂに対応した実ページ・アドレスがＴＬ
Ｂ１０２内に格納されているか否かを判別し、格納され
ている場合には一致信号１０３ａを出力し、格納されて
いない場合には、不一致信号１０３ｂを出力する。
【０００５】セグメント・テーブル１０４ａ、ページ・
テーブル１０４ｂは主記憶装置上に設けられたアドレス
管理テーブルであり、セグメント・テーブル１０４ａに
は論理アドレスのセグメント番号に対応付けてページ・
テーブル１０４ｂの先頭アドレスが格納されており、ペ
ージ・テーブル１０４ｂには論理アドレスのページ番号
に対応付けて実ページ・アドレスが格納されている。
テーブル１０４ｂは主記憶装置上に設けられたアドレス
管理テーブルであり、セグメント・テーブル１０４ａに
は論理アドレスのセグメント番号に対応付けてページ・
テーブル１０４ｂの先頭アドレスが格納されており、ペ
ージ・テーブル１０４ｂには論理アドレスのページ番号
に対応付けて実ページ・アドレスが格納されている。
【０００６】次ぎに、図６のフローチャートにより図５
に示す従来例の動作を説明する。論理アドレス１０１が
与えられると、ＴＬＢ１０２を参照して（ステップＳ
１）、与えられた論理アドレス（セグメント番号とペー
ジ番号）に対応した実ページ・アドレスがＴＬＢ１０２
内に格納されているか否かを比較器１０３により判別す
る（ステップＳ２）。
に示す従来例の動作を説明する。論理アドレス１０１が
与えられると、ＴＬＢ１０２を参照して（ステップＳ
１）、与えられた論理アドレス（セグメント番号とペー
ジ番号）に対応した実ページ・アドレスがＴＬＢ１０２
内に格納されているか否かを比較器１０３により判別す
る（ステップＳ２）。
【０００７】与えられた論理アドレス（セグメント番号
とページ番号）に対応した実ページ・アドレスがＴＬＢ
１０２内に格納されている場合には（ヒットした場
合）、ステップＳ８に行き、論理アドレス１０１のセグ
メント番号１０１ａ，ページ番号１０１ｂに対応する実
ページ・アドレス１０２ｂをＴＬＢ１０２より読みだ
し、ステップＳ９において、ＴＬＢ１０２より読みだし
た実ページ・アドレス１０２ｂに論理アドレス１０１の
ページ内オフセット１０１ｃを加えて、物理アドレスを
得る。
とページ番号）に対応した実ページ・アドレスがＴＬＢ
１０２内に格納されている場合には（ヒットした場
合）、ステップＳ８に行き、論理アドレス１０１のセグ
メント番号１０１ａ，ページ番号１０１ｂに対応する実
ページ・アドレス１０２ｂをＴＬＢ１０２より読みだ
し、ステップＳ９において、ＴＬＢ１０２より読みだし
た実ページ・アドレス１０２ｂに論理アドレス１０１の
ページ内オフセット１０１ｃを加えて、物理アドレスを
得る。
【０００８】また、ステップＳ２において、与えられた
論理アドレス（セグメント番号とページ番号）に対応し
た実ページ・アドレスがＴＬＢ１０２内に格納されてい
ない場合（ミス・ヒットの場合）には、テーブル・ウォ
ーク処理を行う。すなわち、ステップＳ３に行き、主記
憶装置上に設けられたアドレス管理テーブルのセグメン
ト・テーブル１０４ａを参照して、論理アドレス１０１
のセグメント番号１０１ａより、ページ・テーブル１０
４ｂの先頭アドレスを得る。
論理アドレス（セグメント番号とページ番号）に対応し
た実ページ・アドレスがＴＬＢ１０２内に格納されてい
ない場合（ミス・ヒットの場合）には、テーブル・ウォ
ーク処理を行う。すなわち、ステップＳ３に行き、主記
憶装置上に設けられたアドレス管理テーブルのセグメン
ト・テーブル１０４ａを参照して、論理アドレス１０１
のセグメント番号１０１ａより、ページ・テーブル１０
４ｂの先頭アドレスを得る。
【０００９】ついで、ステップＳ３で求めたページ・テ
ーブル１０４ｂの先頭アドレスよりページ・テーブル１
０４ｂを参照して（ステップＳ４）、実ページ・アドレ
ス１０２ｂを得る（ステップＳ５）。ステップＳ６にお
いて、ステップＳ５において求めた実ページ・アドレス
をＴＬＢ１０２に格納したのち、ステップＳ７におい
て、ＴＬＢ１０２を参照して、実ページ・アドレスを求
めて、ステップＳ８、ステップＳ９において物理アドレ
スを得る。
ーブル１０４ｂの先頭アドレスよりページ・テーブル１
０４ｂを参照して（ステップＳ４）、実ページ・アドレ
ス１０２ｂを得る（ステップＳ５）。ステップＳ６にお
いて、ステップＳ５において求めた実ページ・アドレス
をＴＬＢ１０２に格納したのち、ステップＳ７におい
て、ＴＬＢ１０２を参照して、実ページ・アドレスを求
めて、ステップＳ８、ステップＳ９において物理アドレ
スを得る。
【００１０】従来のアドレス変換方式においては、上記
したように、ＴＬＢにヒットしたときは、高速に論理ア
ドレスから物理アドレスに変換することが可能で、シス
テムの高速化を図ることができるが、ミス・ヒットの場
合には、セグメント・テーブルやページ・テーブルなど
の主記憶装置上に設けられたアドレス管理テーブルを検
索して物理アドレスを得る必要があり、システム全体の
処理スピードの低下の大きな要因となっていた。
したように、ＴＬＢにヒットしたときは、高速に論理ア
ドレスから物理アドレスに変換することが可能で、シス
テムの高速化を図ることができるが、ミス・ヒットの場
合には、セグメント・テーブルやページ・テーブルなど
の主記憶装置上に設けられたアドレス管理テーブルを検
索して物理アドレスを得る必要があり、システム全体の
処理スピードの低下の大きな要因となっていた。
【００１１】
【発明が解決しようとする課題】本発明は上記した従来
方式の欠点を改善するためになされたものであって、従
来のＴＬＢに簡単なハードウェアと高速なメモリを付加
することにより、ＴＬＢのヒット率を向上させ、高速な
アドレス変換を行うことができるアドレス変換方式を提
供することを目的とする。
方式の欠点を改善するためになされたものであって、従
来のＴＬＢに簡単なハードウェアと高速なメモリを付加
することにより、ＴＬＢのヒット率を向上させ、高速な
アドレス変換を行うことができるアドレス変換方式を提
供することを目的とする。
【００１２】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。本発明は上記課題を解決するため、図１
に示すように、論理アドレスのセグメント番号とページ
番号に対応した実ページ・アドレスを格納した第１のＴ
ＬＢ２と、少なくとも第１のＴＬＢより容量の大きな、
論理アドレスのセグメント番号とページ番号に対応した
実ページ・アドレスを格納した第２のＴＬＢ３を設けた
ものである。
ック図である。本発明は上記課題を解決するため、図１
に示すように、論理アドレスのセグメント番号とページ
番号に対応した実ページ・アドレスを格納した第１のＴ
ＬＢ２と、少なくとも第１のＴＬＢより容量の大きな、
論理アドレスのセグメント番号とページ番号に対応した
実ページ・アドレスを格納した第２のＴＬＢ３を設けた
ものである。
【００１３】そして、与えられた論理アドレス１を物理
アドレス４に変換するに際して、第１のＴＬＢ２を参照
し、与えられた論理アドレス１のセグメント番号とペー
ジ番号に対応した実ページ・アドレスが第１のＴＬＢ２
に格納されている場合には、第１のＴＬＢ２より実ペー
ジ・アドレスを読み出して、実ページ・アドレスに論理
アドレス１のオフセットを加えることにより物理アドレ
ス４を生成する。
アドレス４に変換するに際して、第１のＴＬＢ２を参照
し、与えられた論理アドレス１のセグメント番号とペー
ジ番号に対応した実ページ・アドレスが第１のＴＬＢ２
に格納されている場合には、第１のＴＬＢ２より実ペー
ジ・アドレスを読み出して、実ページ・アドレスに論理
アドレス１のオフセットを加えることにより物理アドレ
ス４を生成する。
【００１４】また、与えられた論理アドレス１のセグメ
ント番号とページ番号に対応した実ページ・アドレスが
第１のＴＬＢ２に格納されていない場合には、第２のＴ
ＬＢ３を参照する。そして、与えられた論理アドレス１
のセグメント番号とページ番号に対応した実ページ・ア
ドレスが第２のＴＬＢ３に格納されている場合には、第
２のＴＬＢ３より実ページ・アドレスを読み出して、実
ページ・アドレスに論理アドレス１のオフセットを加え
ることにより物理アドレス４を生成する。
ント番号とページ番号に対応した実ページ・アドレスが
第１のＴＬＢ２に格納されていない場合には、第２のＴ
ＬＢ３を参照する。そして、与えられた論理アドレス１
のセグメント番号とページ番号に対応した実ページ・ア
ドレスが第２のＴＬＢ３に格納されている場合には、第
２のＴＬＢ３より実ページ・アドレスを読み出して、実
ページ・アドレスに論理アドレス１のオフセットを加え
ることにより物理アドレス４を生成する。
【００１５】さらに、与えられた論理アドレス１のセグ
メント番号とページ番号に対応した実ページ・アドレス
が第２のＴＬＢ３に格納されていない場合には、主記憶
装置上に設けられたセグメント・テーブルとページ・テ
ーブルを参照することにより実ページアドレスを求め、
求めた実ページ・アドレスを第１および第２のＴＬＢ
２，３に格納するとともに、求めた実ページ・アドレス
に論理アドレス１のオフセットを加えることにより物理
アドレス４を生成するように構成したものである。
メント番号とページ番号に対応した実ページ・アドレス
が第２のＴＬＢ３に格納されていない場合には、主記憶
装置上に設けられたセグメント・テーブルとページ・テ
ーブルを参照することにより実ページアドレスを求め、
求めた実ページ・アドレスを第１および第２のＴＬＢ
２，３に格納するとともに、求めた実ページ・アドレス
に論理アドレス１のオフセットを加えることにより物理
アドレス４を生成するように構成したものである。
【００１６】またさらに、上記第２のＴＬＢ３は高速で
容量の大きなメモリ上に設けることができる。
容量の大きなメモリ上に設けることができる。
【００１７】
【作用】高速で容量の大きな第２のＴＬＢ３を設け、与
えられた論理アドレス１のセグメント番号とページ番号
に対応した実ページ・アドレスが第１のＴＬＢ２に格納
されていない場合には、第２のＴＬＢ３を参照し、第２
のＴＬＢ３より実ページ・アドレスを読み出して物理ア
ドレスを生成するように構成したので、第１のＴＬＢ２
に、与えられた論理アドレス１のセグメント番号とペー
ジ番号に対応した実ページ・アドレスが格納されていな
い場合に、直ちに、主記憶装置上に設けられたセグメン
ト・テーブルとページ・テーブルを参照しに行くことが
なく、アドレス変換を高速に行うことができる。
えられた論理アドレス１のセグメント番号とページ番号
に対応した実ページ・アドレスが第１のＴＬＢ２に格納
されていない場合には、第２のＴＬＢ３を参照し、第２
のＴＬＢ３より実ページ・アドレスを読み出して物理ア
ドレスを生成するように構成したので、第１のＴＬＢ２
に、与えられた論理アドレス１のセグメント番号とペー
ジ番号に対応した実ページ・アドレスが格納されていな
い場合に、直ちに、主記憶装置上に設けられたセグメン
ト・テーブルとページ・テーブルを参照しに行くことが
なく、アドレス変換を高速に行うことができる。
【００１８】
【実施例】図２は本発明の１実施例を示す図である。同
図において、図５の従来例と同一のものについては同一
の符号が付されており、１０１は論理アドレス、１０１
ａはセグメント番号、１０１ｂはページ番号、１０１ｃ
はオフセット、１０２はＴＬＢ、１０２ａは論理アドレ
ス、１０２ｂは実ページ・アドレス、１０３は比較器、
１０５は物理アドレス生成処理、１０４はテーブル・ウ
オーク処理である。
図において、図５の従来例と同一のものについては同一
の符号が付されており、１０１は論理アドレス、１０１
ａはセグメント番号、１０１ｂはページ番号、１０１ｃ
はオフセット、１０２はＴＬＢ、１０２ａは論理アドレ
ス、１０２ｂは実ページ・アドレス、１０３は比較器、
１０５は物理アドレス生成処理、１０４はテーブル・ウ
オーク処理である。
【００１９】また、図２において、１０６は第２のＴＬ
Ｂ（以下、ＥｘＴＬＢと称す）、１０６ａは論理アドレ
ス、１０６ｂは実ページ・アドレス、１０７は第２の比
較器である。本実施例においては、図５に示した従来例
のものに、ＥｘＴＬＢ１０６、比較器１０７が付加され
ており、同図におけるＥｘＴＬＢ１０６は大容量、且
つ、高速なメモリから構成され、ＴＢＬ１０２と同様、
ＥｘＴＬＢ１０６には論理アドレス（セグメント番号と
ページ番号）に対応付けて実ページ・アドレス１０６ｂ
が格納されている。
Ｂ（以下、ＥｘＴＬＢと称す）、１０６ａは論理アドレ
ス、１０６ｂは実ページ・アドレス、１０７は第２の比
較器である。本実施例においては、図５に示した従来例
のものに、ＥｘＴＬＢ１０６、比較器１０７が付加され
ており、同図におけるＥｘＴＬＢ１０６は大容量、且
つ、高速なメモリから構成され、ＴＢＬ１０２と同様、
ＥｘＴＬＢ１０６には論理アドレス（セグメント番号と
ページ番号）に対応付けて実ページ・アドレス１０６ｂ
が格納されている。
【００２０】図３は図２に示した実施例の動作を示すフ
ローチャートであり、図３のフローチャートを用いて、
図２の実施例の動作を説明する。論理アドレス１０１が
与えられると、ＴＬＢ１０２を参照して（ステップＴ
１）、与えられた論理アドレス（セグメント番号とペー
ジ番号）に対応した実ページ・アドレスがＴＬＢ１０２
内に格納されているか否かを比較器１０３により判別す
る（ステップＴ２）。
ローチャートであり、図３のフローチャートを用いて、
図２の実施例の動作を説明する。論理アドレス１０１が
与えられると、ＴＬＢ１０２を参照して（ステップＴ
１）、与えられた論理アドレス（セグメント番号とペー
ジ番号）に対応した実ページ・アドレスがＴＬＢ１０２
内に格納されているか否かを比較器１０３により判別す
る（ステップＴ２）。
【００２１】与えられた論理アドレス（セグメント番号
とページ番号）に対応した実ページ・アドレスがＴＬＢ
１０２内に格納されている場合には（ヒットした場
合）、ステップＴ１３に行き、論理アドレス１０１のセ
グメント番号１０１ａ，ページ番号１０１ｂに対応する
実ページ・アドレス１０２ｂをＴＬＢ１０２より読みだ
し、ステップＴ１４において、ＴＬＢ１０２より読みだ
した実ページ・アドレス１０２ｂに論理アドレス１０１
のページ内オフセット１０１ｃを加えて、物理アドレス
を得る。
とページ番号）に対応した実ページ・アドレスがＴＬＢ
１０２内に格納されている場合には（ヒットした場
合）、ステップＴ１３に行き、論理アドレス１０１のセ
グメント番号１０１ａ，ページ番号１０１ｂに対応する
実ページ・アドレス１０２ｂをＴＬＢ１０２より読みだ
し、ステップＴ１４において、ＴＬＢ１０２より読みだ
した実ページ・アドレス１０２ｂに論理アドレス１０１
のページ内オフセット１０１ｃを加えて、物理アドレス
を得る。
【００２２】また、ステップＴ２において、与えられた
論理アドレス（セグメント番号とページ番号）に対応し
た実ページ・アドレスがＴＬＢ１０２内に格納されてい
ない場合（ミス・ヒットの場合）には、ステップＴ３に
行き、ＥｘＴＬＢ１０６を参照し、与えられた論理アド
レス（セグメント番号とページ番号）に対応した実ペー
ジ・アドレスがＥｘＴＬＢ１０６内に格納されているか
否かを比較器１０７により判別する（ステップＴ４）。
論理アドレス（セグメント番号とページ番号）に対応し
た実ページ・アドレスがＴＬＢ１０２内に格納されてい
ない場合（ミス・ヒットの場合）には、ステップＴ３に
行き、ＥｘＴＬＢ１０６を参照し、与えられた論理アド
レス（セグメント番号とページ番号）に対応した実ペー
ジ・アドレスがＥｘＴＬＢ１０６内に格納されているか
否かを比較器１０７により判別する（ステップＴ４）。
【００２３】与えられた論理アドレス（セグメント番号
とページ番号）に対応した実ページ・アドレスがＥｘＴ
ＬＢ１０６内に格納されている場合には（ヒットした場
合）、ステップＴ５に行き、ＥｘＴＬＢ１０６より実ペ
ージ・アドレス１０６ｂを得て、ステップＴ６におい
て、実ページ・アドレス１０６ｂをＥｘＴＬＢ１０６よ
りＴＬＢ１０２へ格納する。
とページ番号）に対応した実ページ・アドレスがＥｘＴ
ＬＢ１０６内に格納されている場合には（ヒットした場
合）、ステップＴ５に行き、ＥｘＴＬＢ１０６より実ペ
ージ・アドレス１０６ｂを得て、ステップＴ６におい
て、実ページ・アドレス１０６ｂをＥｘＴＬＢ１０６よ
りＴＬＢ１０２へ格納する。
【００２４】ついで、ステップＴ７において、ＴＬＢ１
０２を参照して、ステップＴ１３に行き、前述したよう
に、物理アドレスを得る。また、ステップＴ４におい
て、与えられた論理アドレス（セグメント番号とページ
番号）に対応した実ページ・アドレスがＥｘＴＬＢ１０
６内に格納されていない場合（ミス・ヒットの場合）に
は、図６の従来例に示した場合と同様、テーブル・ウオ
ーク処理を行う。
０２を参照して、ステップＴ１３に行き、前述したよう
に、物理アドレスを得る。また、ステップＴ４におい
て、与えられた論理アドレス（セグメント番号とページ
番号）に対応した実ページ・アドレスがＥｘＴＬＢ１０
６内に格納されていない場合（ミス・ヒットの場合）に
は、図６の従来例に示した場合と同様、テーブル・ウオ
ーク処理を行う。
【００２５】すなわち、ステップＴ８に行き、主記憶装
置上に設けられたアドレス管理テーブルのセグメント・
テーブルを参照して、論理アドレス１０１のセグメント
番号１０１ａより、ページ・テーブルの先頭アドレスを
得る。ついで、ステップＴ８で求めたページ・テーブル
の先頭アドレスよりページ・テーブルを参照して（ステ
ップＴ９）、実ページ・アドレス１０２ｂを得る（ステ
ップＴ１０）。
置上に設けられたアドレス管理テーブルのセグメント・
テーブルを参照して、論理アドレス１０１のセグメント
番号１０１ａより、ページ・テーブルの先頭アドレスを
得る。ついで、ステップＴ８で求めたページ・テーブル
の先頭アドレスよりページ・テーブルを参照して（ステ
ップＴ９）、実ページ・アドレス１０２ｂを得る（ステ
ップＴ１０）。
【００２６】ステップＴ１１において、ステップＴ１０
において求めた実ページ・アドレスをＴＬＢ１０２およ
びＥｘＴＬＢ１０６に格納したのち、ステップＴ１２に
おいて、ＴＬＢ１０２を参照して、実ページ・アドレス
を得て、前述したように、ステップＴ１３、ステップＴ
１４において物理アドレスを得る。本実施例において
は、以上のように、従来のＴＬＢに加え、大容量で高速
なメモリ上にアドレス変換用の第２のＴＬＢを設けたの
で、ＴＬＢのヒット率を向上させることができる。ま
た、従来においては、ＴＬＢを参照する際、アクセスす
る範囲がページをまたがり、ＴＢＬのエントリを越える
ページ数になると、ＴＬＢフォルトが起き、主記憶装置
上のアドレス管理テーブル参照することとなるが、上記
実施例のように、大容量のＴＬＢを２段目に設けること
により、上記の場合でも、主記憶装置上のアドレス管理
テーブル参照をすることなく高速にアドレス変換を行う
ことができる。
において求めた実ページ・アドレスをＴＬＢ１０２およ
びＥｘＴＬＢ１０６に格納したのち、ステップＴ１２に
おいて、ＴＬＢ１０２を参照して、実ページ・アドレス
を得て、前述したように、ステップＴ１３、ステップＴ
１４において物理アドレスを得る。本実施例において
は、以上のように、従来のＴＬＢに加え、大容量で高速
なメモリ上にアドレス変換用の第２のＴＬＢを設けたの
で、ＴＬＢのヒット率を向上させることができる。ま
た、従来においては、ＴＬＢを参照する際、アクセスす
る範囲がページをまたがり、ＴＢＬのエントリを越える
ページ数になると、ＴＬＢフォルトが起き、主記憶装置
上のアドレス管理テーブル参照することとなるが、上記
実施例のように、大容量のＴＬＢを２段目に設けること
により、上記の場合でも、主記憶装置上のアドレス管理
テーブル参照をすることなく高速にアドレス変換を行う
ことができる。
【００２７】図４は図２の実施例におけるＴＬＢ１０２
およびＥｘＴＬＢ１０６の具体的実施例を示す図であ
り、図４ａはＴＬＢ１０２の具体的実施例を示し、図４
ｂはＥｘＴＬＢ１０６の具体的実施例を示す。図４ａに
おいて、１０１は論理アドレス、１０１ａはセグメント
番号、１０１ｂはページ番号、１０１ｃはオフセット、
１２はＴＬＢ（図２のＴＬＢ１０２に対応、同図におい
ては、セグメント番号とページ番号からなる論理アドレ
ス部のみが示されている）、１３は比較器、１４はオア
回路を示す。
およびＥｘＴＬＢ１０６の具体的実施例を示す図であ
り、図４ａはＴＬＢ１０２の具体的実施例を示し、図４
ｂはＥｘＴＬＢ１０６の具体的実施例を示す。図４ａに
おいて、１０１は論理アドレス、１０１ａはセグメント
番号、１０１ｂはページ番号、１０１ｃはオフセット、
１２はＴＬＢ（図２のＴＬＢ１０２に対応、同図におい
ては、セグメント番号とページ番号からなる論理アドレ
ス部のみが示されている）、１３は比較器、１４はオア
回路を示す。
【００２８】図４ａにおけるＴＬＢ１２は３２エントリ
のフルアソシエイティブ方式のＴＬＢであり、比較器１
３はＴＬＢ１２のエントリ数に対応した数、即ち、３２
個設けられている。同図において、論理アドレス１０１
が与えられると、比較器１３は与えられた論理アドレス
１０１のセグメント番号１０１ａおよびページ番号１０
１ｂとＴＬＢ１２に格納された論理アドレス（セグメン
ト番号とページ番号）を比較する。そして、与えられた
論理アドレス１０１のセグメント番号１０１ａおよびペ
ージ番号１０１ｂに対応した実ページ・アドレスがＴＬ
Ｂ１２に格納されている場合には（ヒットした場合）、
比較器１３のいずれかが一致信号を発生し、オア回路１
４からヒット信号が出力されるとともに、論理アドレス
１０１に対応した実ページ・アドレスが読みだされる。
のフルアソシエイティブ方式のＴＬＢであり、比較器１
３はＴＬＢ１２のエントリ数に対応した数、即ち、３２
個設けられている。同図において、論理アドレス１０１
が与えられると、比較器１３は与えられた論理アドレス
１０１のセグメント番号１０１ａおよびページ番号１０
１ｂとＴＬＢ１２に格納された論理アドレス（セグメン
ト番号とページ番号）を比較する。そして、与えられた
論理アドレス１０１のセグメント番号１０１ａおよびペ
ージ番号１０１ｂに対応した実ページ・アドレスがＴＬ
Ｂ１２に格納されている場合には（ヒットした場合）、
比較器１３のいずれかが一致信号を発生し、オア回路１
４からヒット信号が出力されるとともに、論理アドレス
１０１に対応した実ページ・アドレスが読みだされる。
【００２９】図４ｂはＥｘＴＬＢ１０２の具体的実施例
を示す図であり、同図において、１０１は論理アドレ
ス、１５はＥｘＴＬＢ、１６は比較器である。同図にお
けるＥｘＴＬＢ１５は３２Ｋエントリのダイレクト・マ
ッピング方式のＴＬＢであり、セグメント番号１０１
ａ、ページ番号１０１ｂの内の１５ビットで参照するエ
ントリを指定する。
を示す図であり、同図において、１０１は論理アドレ
ス、１５はＥｘＴＬＢ、１６は比較器である。同図にお
けるＥｘＴＬＢ１５は３２Ｋエントリのダイレクト・マ
ッピング方式のＴＬＢであり、セグメント番号１０１
ａ、ページ番号１０１ｂの内の１５ビットで参照するエ
ントリを指定する。
【００３０】そして、比較器１６においてセグメント番
号１０１ａの一部である１０１ａ’とＴＬＢから読みだ
された論理アドレス（セグメント番号の一部）１５ａを
比較し、両者が一致するとヒット信号が出力され、対応
した実ページアドレス１５ｂが読みだされる。また、実
ページ・アドレスとともにそのエントリの有効／無効を
示すビットが読みだされ、ヒット信号が出力され、且
つ、そのエントリが有効であると、ＥｘＴＬＢ１５より
読みだされた実ページアドレス１５ｂを一段目のＴＬＢ
に格納するとともに、実ページ・アドレス１５ｂより物
理アドレスが生成される。
号１０１ａの一部である１０１ａ’とＴＬＢから読みだ
された論理アドレス（セグメント番号の一部）１５ａを
比較し、両者が一致するとヒット信号が出力され、対応
した実ページアドレス１５ｂが読みだされる。また、実
ページ・アドレスとともにそのエントリの有効／無効を
示すビットが読みだされ、ヒット信号が出力され、且
つ、そのエントリが有効であると、ＥｘＴＬＢ１５より
読みだされた実ページアドレス１５ｂを一段目のＴＬＢ
に格納するとともに、実ページ・アドレス１５ｂより物
理アドレスが生成される。
【００３１】なお、以上の実施例においては、ＥｘＴＬ
Ｂより実ページ・アドレスを得る手段として、比較器を
用いる例を示したが、比較器のようなハードを用いるか
わりにマイクロ・プログラムで上記処理を行うこともで
きる。
Ｂより実ページ・アドレスを得る手段として、比較器を
用いる例を示したが、比較器のようなハードを用いるか
わりにマイクロ・プログラムで上記処理を行うこともで
きる。
【００３２】
【発明の効果】以上説明したことから明らかなように、
本発明においては、従来のＴＬＢに加え、大容量で高速
なメモリ上に第２のＴＬＢを設け、最初のＴＬＢを検索
してミス・ヒットした際に、上記第２のＴＬＢを検索す
るように構成したので、ＴＬＢのヒット率を向上するこ
とができ、処理速度を従来のものと較べ格段に向上する
ことができる。
本発明においては、従来のＴＬＢに加え、大容量で高速
なメモリ上に第２のＴＬＢを設け、最初のＴＬＢを検索
してミス・ヒットした際に、上記第２のＴＬＢを検索す
るように構成したので、ＴＬＢのヒット率を向上するこ
とができ、処理速度を従来のものと較べ格段に向上する
ことができる。
【００３３】また、上記、第２のＴＬＢは高速なメモリ
と簡単なハードを付加することにより実現することがで
きる。
と簡単なハードを付加することにより実現することがで
きる。
【図１】本発明の原理図である。
【図２】本発明の実施例である。
【図３】本発明の実施例のフローチャートである。
【図４】第１のＴＬＢおよび第２のＴＬＢの具体的構成
を示す図である。
を示す図である。
【図５】従来例である。
【図６】従来例のフローチャートである。
１，１０１ 論理アドレス ２，１２，１０２ ＴＬＢ ３，１５，１０６ ＥｘＴＬＢ １３，１６，１０３，１０７ 比較器 １４ オア回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 茂 石川県河北郡宇ノ気町字宇野気ヌ98番地の ２ 株式会社ピーエフユー内 (72)発明者 宮崎 正亨 石川県河北郡宇ノ気町字宇野気ヌ98番地の ２ 株式会社ピーエフユー内
Claims (2)
- 【請求項１】 論理アドレスのセグメント番号とページ
番号に対応した実ページ・アドレスを格納した第１のＴ
ＬＢ(2) と、 論理アドレスのセグメント番号とページ番号に対応した
実ページ・アドレスを格納した少なくとも第１のＴＬＢ
より容量の大きな第２のＴＬＢ(3) を備え、 与えられた論理アドレス(1) を物理アドレス(4) に変換
するに際して、 第１のＴＬＢ(2) を参照し、与えられた論理アドレス
(1) のセグメント番号とページ番号に対応した実ページ
・アドレスが第１のＴＬＢ(2) に格納されている場合に
は、第１のＴＬＢ(2) より実ページ・アドレスを読み出
して、実ページ・アドレスに論理アドレス(1) のオフセ
ットを加えることにより物理アドレス(4)を生成し、 与えられた論理アドレス(1) のセグメント番号とページ
番号に対応した実ページ・アドレスが第１のＴＬＢ(2)
に格納されていない場合には、第２のＴＬＢ(3) を参照
し、与えられた論理アドレス(1) のセグメント番号とペ
ージ番号に対応した実ページ・アドレスが第２のＴＬＢ
(3) に格納されている場合には、第２のＴＬＢ(3) より
実ページ・アドレスを読み出して、実ページ・アドレス
に論理アドレス(1) のオフセットを加えることにより物
理アドレス(4) を生成し、 与えられた論理アドレス(1) のセグメント番号とページ
番号に対応した実ページ・アドレスが第２のＴＬＢ(3)
に格納されていない場合には、主記憶装置上に設けられ
たセグメント・テーブルとページ・テーブルを参照する
ことにより実ページアドレスを求め、求めた実ページ・
アドレスを第１および第２のＴＬＢ(2,3) に格納すると
ともに、求めた実ページ・アドレスに論理アドレス(1)
のオフセットを加えることにより物理アドレス(4) を生
成することを特徴とする２段ＴＬＢを用いたアドレス変
換方式。 - 【請求項２】 第２のＴＬＢ(3) を高速で容量の大きな
メモリ上に設けたことを特徴とする請求項１の２段ＴＬ
Ｂを用いたアドレス変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017820A JPH05216763A (ja) | 1992-02-03 | 1992-02-03 | ２段ｔｌｂを用いたアドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017820A JPH05216763A (ja) | 1992-02-03 | 1992-02-03 | ２段ｔｌｂを用いたアドレス変換方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05216763A true JPH05216763A (ja) | 1993-08-27 |
Family
ID=11954372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4017820A Pending JPH05216763A (ja) | 1992-02-03 | 1992-02-03 | ２段ｔｌｂを用いたアドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05216763A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9015447B2 (en) | 2010-11-25 | 2015-04-21 | Samsung Electronics Co., Ltd. | Memory system comprising translation lookaside buffer and translation information buffer and related method of operation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03218546A (ja) * | 1990-01-24 | 1991-09-26 | Nec Corp | アドレス変換機構 |
-
1992
- 1992-02-03 JP JP4017820A patent/JPH05216763A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03218546A (ja) * | 1990-01-24 | 1991-09-26 | Nec Corp | アドレス変換機構 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9015447B2 (en) | 2010-11-25 | 2015-04-21 | Samsung Electronics Co., Ltd. | Memory system comprising translation lookaside buffer and translation information buffer and related method of operation |
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